화소 유닛 회로 및 ＯＬＥＤ 표시 장치
핵심 아이디어Key idea — 보상 구간에 구동 TFT를 다이오드로 묶어 자기 Vth를 기억하고 동시에 OLED 문턱 전압도 기억한 뒤, 데이터를 커패시터로 더해 발광 전류에서 Vth와 전원 전압을 지운다. OLED가 늙어 문턱이 오르면 전류가 오히려 늘도록 했다.During compensation the drive TFT is diode-connected to store its Vth while the OLED threshold is stored too; data is then added through a capacitor so the emission current loses both Vth and the supply voltage, and rises as the ageing OLED's threshold climbs.
특허 요약Patent in brief — BOE의 5T2C OLED 화소 회로(전부 P형 TFT)다. 보상 단계에서 구동 TFT T21을 다이오드로 묶어 NG를 ARVDD+Vth로 만들고, 동시에 ND를 OLED로 방전시켜 OLED 문턱 전압(VOLED_0)을 기억한다. 기입 단계에서 VDATA가 C3로 커플링되어 발광 전류가 T21 Vth·ARVDD와 무관해지고, VOLED_0이 커질수록(열화) 전류가 늘어 휘도 손실까지 보상한다고 주장한다.BOE 5T2C OLED pixel, all P-type TFTs. In compensation the drive TFT T21 is diode-connected so NG settles at ARVDD + Vth, while ND discharges through the OLED to its threshold VOLED_0. In the write phase VDATA couples through C3, so the emission current no longer depends on T21's Vth or ARVDD and rises as VOLED_0 grows with ageing.
검증 결론Verification result — 세 가지 보상은 모두 방향이 재현됐지만 Vth 보상 크기는 특허 수치에 못 미쳤다. IR 드롭 ±0.5 V는 전류 편차 2.9%로 특허 주장(3.5% 이하)을 만족했다. 구동 TFT Vth ±0.6 V는 9.7%로 특허의 2.5% 미만보다 컸다. 같은 조건의 종래 2T1C는 0.7 pA~5.5 µA로 수천 배 흔들렸다. OLED 문턱 0→0.8 V에서 전류는 0.71→3.15 µA로 늘어 열화 보상 방향은 맞지만, 특허 도 14(약 2.2배)보다 증가 폭이 크다.All three compensations go the claimed way, but Vth compensation falls short of the patent's figure. IR drop ±0.5 V gave a 2.9 % spread, meeting the claim (≤ 3.5 %). Drive-TFT Vth ±0.6 V gave 9.7 %, above the claimed < 2.5 %, while the 2T1C swung from 0.7 pA to 5.5 µA. OLED threshold 0→0.8 V raised the current 0.71→3.15 µA: the right direction, but steeper than Fig. 14 (about ×2.2).
해결하려는 과제Problem
OLED 밝기는 구동 TFT 전류로 정해진다. 그런데 TFT마다 Vth가 다르고, 대형 패널은 전원선 저항(IR 드롭) 때문에 위치마다 전원 전압이 다르며, OLED는 오래 쓸수록 효율이 떨어진다. 그래서 같은 데이터를 넣어도 화소마다, 시간에 따라 밝기가 달라진다.OLED brightness is set by the drive-TFT current, but TFT thresholds differ, the supply voltage varies across a large panel because of line resistance (IR drop), and OLEDs lose efficiency with use. The same data therefore gives different brightness from pixel to pixel and over time.
공보 요약 원문 보기Show the publication abstract
본 발명은 화소 유닛 회로 및 OLED 표시 장치를 개시한다. 제1 서브 회로 모듈, 제2 서브 회로 모듈, 제1 콘덴서 및 유기 발광 표시 다이오드 OLED를 구비하는 화소 유닛 회로에 있어서, 제1 서브 회로 모듈의 한쪽의 입력단이 데이터 라인에 접속되고, 제1 서브 회로 모듈의 다른 쪽의 입력단이 제2 서브 회로 모듈의 출력단 및 OLED의일단에 접속되고, 제1 서브 회로 모듈의 출력단과 제2 서브 회로 모듈의 입출력단은 제1 콘덴서에 의해접속되고, 제2 서브 회로 모듈의 입력단과 OLED의 타단 사이에 백플레인의 플러스/마이너스 전원의 전압차가 인가된다. 본 발명은 종래의 화소 유닛 회로에 대하여 OLED 소자의 열화, TFT 구동 트랜지스터의 임계 전압의 불균일성 및 백플레인 전원의 IR Drop을 효과적으로 보상할 수 있어 표시 효과를 향상할 수 있다. 또한, 본 발명에 따른 화소 유닛 회로는, 전압 피드백 기술에 기초하여 설계되는 것이므로, 큰 크기의 패널에 적용할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
제1 서브 회로 모듈, 제2 서브 회로 모듈, 제1 콘덴서 및 유기 발광 표시 다이오드(OLED)를 구비하는 화소 유닛회로에 있어서, 상기 제1 서브 회로 모듈의 한쪽의 입력단이 데이터 라인에 접속되고, 상기 제1 서브 회로 모듈의 다른 쪽의 입력단이 상기 제2 서브 회로 모듈의 출력단 및 상기 OLED의 제1단에 접속되고, 상기 제1 서브 회로 모듈의 출력단과 상기 제2 서브 회로 모듈의 입출력단은 제1 콘덴서에 의해 접속되고, 상기 제2 서브 회로 모듈의 입… (펼치기)(more)
제1 서브 회로 모듈, 제2 서브 회로 모듈, 제1 콘덴서 및 유기 발광 표시 다이오드(OLED)를 구비하는 화소 유닛회로에 있어서, 상기 제1 서브 회로 모듈의 한쪽의 입력단이 데이터 라인에 접속되고, 상기 제1 서브 회로 모듈의 다른 쪽의 입력단이 상기 제2 서브 회로 모듈의 출력단 및 상기 OLED의 제1단에 접속되고, 상기 제1 서브 회로 모듈의 출력단과 상기 제2 서브 회로 모듈의 입출력단은 제1 콘덴서에 의해 접속되고, 상기 제2 서브 회로 모듈의 입력단과 상기 OLED의 제2단 사이에 백플레인의 플러스/마이너스 전원의 전압차가인가되는 화소 유닛 회로.
청구항Claim 2 종속 → 1depends on 1
제1항에 있어서, 상기 제1 서브 회로 모듈은 입력 전압을 선택하여 상기 제1 콘덴서에 출력하는 것이고, 상기 제2 서브 회로 모듈은 입력 전압을 전류로 변환하여 상기 OLED에 공급하는 것인 화소 유닛 회로.
청구항Claim 3 종속 → 1depends on 1
제1항에 있어서, 상기 OLED의 제1단은 OLED의 애노드이고, 상기 OLED의 제2단은 OLED의 캐소드이고, 상기 제1 서브 회로 모듈은 상기 다른 쪽의 입력단이 상기 OLED의 애노드에 접속되고, 출력단의 제1 스폿이 상기 제1 콘덴서의 일단에 접속되고, 상기 제2 서브 회로 모듈은 입력단이 백플레인의 플러스 전원(ARVDD)에 접속되고, 입출력단의 제2 스폿이 상기제1 콘덴서의 타단에 접속되고, 출력단이 상기 OLED의 애노드에 접속되고, 상기 OLED… (펼치기)(more)
제1항에 있어서, 상기 OLED의 제1단은 OLED의 애노드이고, 상기 OLED의 제2단은 OLED의 캐소드이고, 상기 제1 서브 회로 모듈은 상기 다른 쪽의 입력단이 상기 OLED의 애노드에 접속되고, 출력단의 제1 스폿이 상기 제1 콘덴서의 일단에 접속되고, 상기 제2 서브 회로 모듈은 입력단이 백플레인의 플러스 전원(ARVDD)에 접속되고, 입출력단의 제2 스폿이 상기제1 콘덴서의 타단에 접속되고, 출력단이 상기 OLED의 애노드에 접속되고, 상기 OLED는 캐소드가 백플레인의 마이너스 전원(ARVSS)에 접속되는 화소 유닛 회로.
전체 11개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 11; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
회로와 동작Circuit and operation
도 6과 [0041]–[0054]: T11(SCAN, Data→ND), T12(EMB, ND↔애노드), T21(구동, ARVDD→X, 게이트 NG), T22(EMB, NG↔X), T23(EM, X→애노드), C3(ND–NG), C24(NG–ARVDD). ① 프리차지, ② 보상(T21 다이오드 연결로 NG→ARVDD+Vth, ND는 OLED로 방전되어 VOLED_0), ③ 기입(ND=VDATA, NG가 k(VDATA−VOLED_0)만큼 이동), ④ 발광. 발광 전류는 k²(VDATA−VOLED_0)²에 비례해 Vth·ARVDD가 빠진다.Fig. 6 and [0041]–[0054]: T11 (SCAN, Data→ND), T12 (EMB, ND↔anode), T21 (drive, ARVDD→X, gate NG), T22 (EMB, NG↔X), T23 (EM, X→anode), C3 (ND–NG), C24 (NG–ARVDD). (1) precharge, (2) compensation (NG → ARVDD + Vth; ND discharges to VOLED_0), (3) write (ND = VDATA, NG moves by k(VDATA − VOLED_0)), (4) emission. Current ∝ k²(VDATA − VOLED_0)², free of Vth and ARVDD.
검증 방법Method
특허 도 12–14의 자체 모의 결과(발명 5T2C 대 종래 2T1C)를 같은 세 축으로 재현했다. LTPS PMOS 카드(25 °C), ARVDD 5 V, 제어 −6/8 V, 보상 28 µs, VDATA 0 V, T21 W=20 µm로 공칭 전류를 특허와 같은 0.7 µA에 맞췄고, 종래 2T1C는 VDATA 3.17 V로 같은 공칭 전류에 맞췄다. OLED 문턱 이동은 애노드 직렬 전압원으로 모사했다.The patent's own Figs. 12–14 (5T2C vs 2T1C) were reproduced on the same three axes: LTPS PMOS card (25 °C), ARVDD 5 V, controls −6/8 V, 28 µs compensation, VDATA 0 V and T21 W = 20 µm give the patent's 0.7 µA; the 2T1C used VDATA 3.17 V for the same current. The OLED threshold shift is a series source at the anode.
특허 수치와의 차이Gaps to the patent's numbers
Vth 보상 잔류 9.7%는 보상 구간이 끝날 때 다이오드 연결 T21이 서브문턱에서 아직 완전히 꺼지지 않은 것과 C3·C24 분배에서 온 것으로 본다. 보상 시간이나 C3/C24 비를 바꾸면 줄 수 있고, 특허는 이 값들을 주지 않는다. 종래 2T1C가 특허(최대 1.8배)보다 크게 흔들린 것은 공칭점을 문턱 근처로 잡은 비교 조건의 차이다.The 9.7 % residue comes from T21 not fully turning off in subthreshold by the end of compensation and from the C3/C24 division; a longer compensation or another ratio may cut it, and the patent gives neither value. The 2T1C swings more than the patent's ×1.8 because its nominal point sits near threshold, a difference in comparison conditions.
OLED 열화 보상에 대해On OLED ageing compensation
전류가 (VDATA−VOLED_0)²로 늘어 증가가 선형이 아니라 제곱 형태다. 도 14는 거의 선형이라 특허의 동작점이나 OLED 모델이 다르다. 휘도를 유지하려면 이 증가가 실제 OLED 효율 저하와 맞아야 하는데, 그 보정 조건은 청구항에 없다.Current grows as (VDATA − VOLED_0)², quadratic not linear; Fig. 14 is nearly linear, so the operating point or OLED model differs. Luminance holds only if this gain matches the real efficiency loss, a calibration the claims do not state.
가정Assumptions
합성 데이터 LTPS PMOS 카드, C3=C24=0.3 pF, 소자 크기, 전압·타이밍, OLED 다이오드 모델(IS 1e-22, N 2.5)은 모두 가정이다.Synthetic LTPS PMOS card, C3 = C24 = 0.3 pF, sizes, voltages, timing and the OLED diode model (IS 1e-22, N 2.5) are assumptions.
시뮬레이션 준비도Simulation readiness — 6/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 5, 6 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 7, 17 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 16 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✓ | 전원 전압 수치Supply voltage values | 0.6, 0.6, 0.5, 0.5, 0.8 |
| ✓ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 0.6 V | …구조의 2T1C에 기초하여, 트랜지스터 임계 전압이 ±0.6V 드리프트한 경우에… |
| 0.6 V | …에 있어서의 5T2C의 구조에기초하여, 임계 전압이 ±0.6V 드리프트한 경우에… |
| 0.5 V | …1C에 기초하여, ARVDD 전압 강하의 드리프트가 ±0.5V이며, 그 전류의 … |
| 0.5 V | …구조에 기초하여, ARVDD 전압 강하의 드리프트가 ±0.5V인경우에, 그 전류… |
| 0.8 V | …의 2T1C에 기초하여, OLED 임계 전압이 0 ~ 0.8V 드리프트했을 때,… |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
회로 카드는 특허 문장·도면을 보고 사람이 확정한 것이다. 소자 크기·전압·타이밍은 가정이다. TFT 카드는 합성 데이터에서 뽑은 25 °C 값이다.Circuit cards were confirmed by a person against the patent text and drawings. Sizes, voltages and timing are assumptions. TFT cards are 25 °C values fitted to synthetic data.
① 발명 5T2C · 구동 TFT Vth ±0.6 V (도 12) 불통과fail
2026-10-20T22:59:56 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH t21 | ioled |
|---|---|
| -0.6 | 747.5 n |
| -0.4 | 736.7 n |
| -0.2 | 726 n |
| +0 | 713.2 n |
| +0.2 | 701 n |
| +0.4 | 689.1 n |
| +0.6 | 678.1 n |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD ioled < 2.5% | 9.73 % |
회로 카드Circuit card
# KR 10-2012-0129823 FIG.6: 5T2C, all LTPS PMOS ([0039]-[0046]) TFT T11 P nd scan data W=10 L=4 TFT T12 P nd emb a W=10 L=4 TFT T21 P vdd ng x W=20 L=4 TFT T22 P ng emb x W=10 L=4 TFT T23 P x em a W=20 L=4 CAP C3 nd ng 0.3p CAP C24 ng vdd 0.3p OLED D o 0 V VOT a o DC 0 # OLED threshold shift VOLED_0 (series offset) V VDD vdd DC 5 # ARVDD V DATA data DC 0 # FIG.7 control (PMOS: low = on). (1) 10-12u precharge, (2) 12-40u compensation, (3) 40-44u data write, (4) 44u- emission V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 V EM em PWL 0 -6 12u -6 12.05u 8 44u 8 44.05u -6 V EMB emb PWL 0 -6 40u -6 40.05u 8 TRAN 20n 60u PROBE V(nd) V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DVTH T21 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 CHECK SPREAD ioled < 2.5% # [0057]: < 2.5 % for ±0.6 V
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t11 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t11 nd scan data m_t11 .model m_t12 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t12 nd emb a m_t12 .model m_t21 tft CI=0.000345 VTH=-1.9045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t21 vdd ng x m_t21 .model m_t22 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t22 ng emb x m_t22 .model m_t23 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t23 x em a m_t23 c_c3 nd ng 3e-13 c_c24 ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 5 v_data data 0 DC 0 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) v_em em 0 PWL(0 -6 1.2e-05 -6 1.205e-05 8 4.4e-05 8 4.405e-05 -6) v_emb emb 0 PWL(0 -6 4e-05 -6 4.005e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(nd) v(ng) v(a) i(v_om_d) .endc .end
② 종래 2T1C · 구동 TFT Vth ±0.6 V (도 12) 불통과fail
2026-10-20T22:59:57 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH t1 | ioled |
|---|---|
| -0.6 | 720.5 p |
| -0.4 | 14.88 n |
| -0.2 | 154.1 n |
| +0 | 670.6 n |
| +0.2 | 1.725 µ |
| +0.4 | 3.346 µ |
| +0.6 | 5.509 µ |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD ioled < 2.5% | 821.35 % |
회로 카드Circuit card
# Prior art 2T1C (FIG.4, voltage programmed), LTPS PMOS, same supplies and timing TFT T1 P a ng vdd W=20 L=4 # drive: source ARVDD, gate NG, drain OLED anode TFT T2 P ng scan data W=10 L=4 # switch CAP Cst ng vdd 0.3p OLED D o 0 V VOT a o DC 0 V VDD vdd DC 5 V DATA data DC 3.17 V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 TRAN 20n 60u PROBE V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DVTH T1 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 CHECK SPREAD ioled < 2.5%
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t1 tft CI=0.000345 VTH=-1.9045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t1 a ng vdd m_t1 .model m_t2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t2 ng scan data m_t2 c_cst ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 5 v_data data 0 DC 3.17 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(ng) v(a) i(v_om_d) .endc .end
③ 발명 5T2C · IR 드롭 ARVDD ±0.5 V (도 13) 통과pass
2026-10-20T22:59:59 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DC vdd | ioled |
|---|---|
| +4.5 | 723.6 n |
| +4.75 | 718.3 n |
| +5 | 713.2 n |
| +5.25 | 707.5 n |
| +5.5 | 702.6 n |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✓ | SPREAD ioled < 3.5% | 2.90 % |
회로 카드Circuit card
# KR 10-2012-0129823 FIG.6: 5T2C, all LTPS PMOS ([0039]-[0046]) TFT T11 P nd scan data W=10 L=4 TFT T12 P nd emb a W=10 L=4 TFT T21 P vdd ng x W=20 L=4 TFT T22 P ng emb x W=10 L=4 TFT T23 P x em a W=20 L=4 CAP C3 nd ng 0.3p CAP C24 ng vdd 0.3p OLED D o 0 V VOT a o DC 0 # OLED threshold shift VOLED_0 (series offset) V VDD vdd DC 5 # ARVDD V DATA data DC 0 # FIG.7 control (PMOS: low = on). (1) 10-12u precharge, (2) 12-40u compensation, (3) 40-44u data write, (4) 44u- emission V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 V EM em PWL 0 -6 12u -6 12.05u 8 44u 8 44.05u -6 V EMB emb PWL 0 -6 40u -6 40.05u 8 TRAN 20n 60u PROBE V(nd) V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DC VDD 4.5 4.75 5 5.25 5.5 CHECK SPREAD ioled < 3.5% # [0058]: < 3.5 % for ±0.5 V
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t11 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t11 nd scan data m_t11 .model m_t12 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t12 nd emb a m_t12 .model m_t21 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t21 vdd ng x m_t21 .model m_t22 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t22 ng emb x m_t22 .model m_t23 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t23 x em a m_t23 c_c3 nd ng 3e-13 c_c24 ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 4.5 v_data data 0 DC 0 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) v_em em 0 PWL(0 -6 1.2e-05 -6 1.205e-05 8 4.4e-05 8 4.405e-05 -6) v_emb emb 0 PWL(0 -6 4e-05 -6 4.005e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(nd) v(ng) v(a) i(v_om_d) .endc .end
④ 종래 2T1C · IR 드롭 ARVDD ±0.5 V (도 13) 불통과fail
2026-10-20T23:00:00 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DC vdd | ioled |
|---|---|
| +4.5 | 3.396 n |
| +4.75 | 92.96 n |
| +5 | 670.6 n |
| +5.25 | 2.083 µ |
| +5.5 | 4.403 µ |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD ioled < 3.5% | 129544.18 % |
회로 카드Circuit card
# Prior art 2T1C (FIG.4, voltage programmed), LTPS PMOS, same supplies and timing TFT T1 P a ng vdd W=20 L=4 # drive: source ARVDD, gate NG, drain OLED anode TFT T2 P ng scan data W=10 L=4 # switch CAP Cst ng vdd 0.3p OLED D o 0 V VOT a o DC 0 V VDD vdd DC 5 V DATA data DC 3.17 V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 TRAN 20n 60u PROBE V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DC VDD 4.5 4.75 5 5.25 5.5 CHECK SPREAD ioled < 3.5%
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t1 a ng vdd m_t1 .model m_t2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t2 ng scan data m_t2 c_cst ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 4.5 v_data data 0 DC 3.17 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(ng) v(a) i(v_om_d) .endc .end
⑤ 발명 5T2C · OLED 문턱 0→0.8 V (도 14) 판정 없음no checks
2026-10-20T23:00:02 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DC vot | ioled |
|---|---|
| +0 | 713.2 n |
| +0.2 | 1.146 µ |
| +0.4 | 1.698 µ |
| +0.6 | 2.366 µ |
| +0.8 | 3.148 µ |
회로 카드Circuit card
# KR 10-2012-0129823 FIG.6: 5T2C, all LTPS PMOS ([0039]-[0046]) TFT T11 P nd scan data W=10 L=4 TFT T12 P nd emb a W=10 L=4 TFT T21 P vdd ng x W=20 L=4 TFT T22 P ng emb x W=10 L=4 TFT T23 P x em a W=20 L=4 CAP C3 nd ng 0.3p CAP C24 ng vdd 0.3p OLED D o 0 V VOT a o DC 0 # OLED threshold shift VOLED_0 (series offset) V VDD vdd DC 5 # ARVDD V DATA data DC 0 # FIG.7 control (PMOS: low = on). (1) 10-12u precharge, (2) 12-40u compensation, (3) 40-44u data write, (4) 44u- emission V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 V EM em PWL 0 -6 12u -6 12.05u 8 44u 8 44.05u -6 V EMB emb PWL 0 -6 40u -6 40.05u 8 TRAN 20n 60u PROBE V(nd) V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DC VOT 0 0.2 0.4 0.6 0.8
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t11 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t11 nd scan data m_t11 .model m_t12 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t12 nd emb a m_t12 .model m_t21 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t21 vdd ng x m_t21 .model m_t22 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t22 ng emb x m_t22 .model m_t23 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t23 x em a m_t23 c_c3 nd ng 3e-13 c_c24 ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 5 v_data data 0 DC 0 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) v_em em 0 PWL(0 -6 1.2e-05 -6 1.205e-05 8 4.4e-05 8 4.405e-05 -6) v_emb emb 0 PWL(0 -6 4e-05 -6 4.005e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(nd) v(ng) v(a) i(v_om_d) .endc .end
⑥ 종래 2T1C · OLED 문턱 0→0.8 V (도 14) 판정 없음no checks
2026-10-20T23:00:03 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DC vot | ioled |
|---|---|
| +0 | 670.6 n |
| +0.2 | 666.3 n |
| +0.4 | 663.9 n |
| +0.6 | 660.9 n |
| +0.8 | 660.9 n |
회로 카드Circuit card
# Prior art 2T1C (FIG.4, voltage programmed), LTPS PMOS, same supplies and timing TFT T1 P a ng vdd W=20 L=4 # drive: source ARVDD, gate NG, drain OLED anode TFT T2 P ng scan data W=10 L=4 # switch CAP Cst ng vdd 0.3p OLED D o 0 V VOT a o DC 0 V VDD vdd DC 5 V DATA data DC 3.17 V SCAN scan PWL 0 8 40u 8 40.05u -6 44u -6 44.05u 8 TRAN 20n 60u PROBE V(ng) V(a) I(D) MEAS ioled I(D) AT 58u SWEEP DC VOT 0 0.2 0.4 0.6 0.8
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t1 a ng vdd m_t1 .model m_t2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t2 ng scan data m_t2 c_cst ng vdd 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d o xo_d 0 d_d xo_d 0 doled c_oled_d o 0 5e-14 v_vot a o DC 0 v_vdd vdd 0 DC 5 v_data data 0 DC 3.17 v_scan scan 0 PWL(0 8 4e-05 8 4.005e-05 -6 4.4e-05 -6 4.405e-05 8) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 6e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(ng) v(a) i(v_om_d) .endc .end