게이트 구동회로와 이를 이용한 표시장치
핵심 아이디어Key idea — 제1 클럭과 앞단 캐리만으로 Q 노드를 세트·리셋하는 오토 리셋 회로를 두어, 별도 리셋 배선과 맨 끝의 더미 스테이지를 없앴다.An auto-reset circuit sets and resets node Q from the first clock and the previous carry alone, removing the separate reset wiring and the dummy stage at the end.
특허 요약Patent in brief — LG디스플레이의 오토 리셋 GIP다. 제1 클럭과 앞단 캐리만으로 Q 노드를 세트·리셋하는 오토 리셋 회로를 두어 별도 리셋 배선과 더미 스테이지를 없애고, 베젤을 줄이는 것이 목적이다.LG Display auto-reset GIP. An auto-reset circuit sets and resets Q from the first clock and the previous carry alone, removing the reset wiring and the dummy stage to narrow the bezel.
검증 결론Verification result — 아직 시뮬레이션 검증은 하지 않았다. 회로도(도 3)와 파형도(도 4), 전압 수치가 있어 준비도는 5/6이고, 소자 크기만 가정하면 넷리스트를 만들 수 있다.Not simulated yet. With a circuit (Fig. 3), waveform (Fig. 4) and voltage values, readiness is 5/6; only device sizes must be assumed.
해결하려는 과제Problem
GIP는 각 단을 리셋할 신호선과 마지막 단을 끄기 위한 더미 단이 필요하다. 이 배선과 회로가 패널 가장자리(베젤)를 차지해서 베젤을 좁히기 어렵다.A GIP needs reset lines for every stage and a dummy stage to turn the last one off; that wiring and circuitry take up the panel edge and keep the bezel wide.
공보 요약 원문 보기Show the publication abstract
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동회로는 종속적으로 접속된 스테이지를 포함한 시프트 레지스터를 포함한다. 제n(n은 양의 정수) 스테이지는 제1 클럭과 제n-1(n은 양의정수) 스테이지로부터 수신된 캐리신호를 입력 받아, 상기 제1 클럭이 하이 전압이고 상기 캐리 신호가 로우 전압일 때 Q 노드를 로우 전압으로 조절하고, 상기 제1 클럭과 상기 캐리 신호 모두가 하이 전압일 때 상기 Q 노드를 하이 전압으로 조절하는 오토 리셋 회로를 포함한다. 본 발명에 의하면, 오토 리셋 회로를 이용하여 게이트구동회로를 간소화하여 표시장치의 네로우 베젤을 구현할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
종속적으로 접속된 스테이지를 포함한 시프트 레지스터를 포함하고, 제n(n은 양의 정수) 스테이지는, 제1 클럭과 제n-1(n은 양의 정수) 스테이지로부터 수신된 캐리신호를 입력 받아, 상기 제1 클럭이 하이 전압이고 상기 캐리 신호가 로우 전압일 때 Q 노드를 로우 전압으로 조절하고, 상기 제1 클럭과 상기 캐리 신호 모두가 하이 전압일 때 상기 Q 노드를 하이 전압으로 조절하는 오토 리셋 회로; 상기 Q 노드의 전압과 상기 QB 노드 사이에 연결된 래치; 및상… (펼치기)(more)
종속적으로 접속된 스테이지를 포함한 시프트 레지스터를 포함하고, 제n(n은 양의 정수) 스테이지는, 제1 클럭과 제n-1(n은 양의 정수) 스테이지로부터 수신된 캐리신호를 입력 받아, 상기 제1 클럭이 하이 전압이고 상기 캐리 신호가 로우 전압일 때 Q 노드를 로우 전압으로 조절하고, 상기 제1 클럭과 상기 캐리 신호 모두가 하이 전압일 때 상기 Q 노드를 하이 전압으로 조절하는 오토 리셋 회로; 상기 Q 노드의 전압과 상기 QB 노드 사이에 연결된 래치; 및상기 Q 노드의 전압이 하이 전압이고 제2 클럭이 하이 전압으로 입력될 때 출력 전압을 상승시키고, 상기 QB 노드의 전압이 하이 전압일 때 상기 출력 전압을 하강시키는 버퍼를 포함하고, 상기 제1 클럭이 상기 캐리신호와 동기된 게이트 구동회로.
청구항Claim 2 종속 → 1depends on 1
제 1 항에 있어서, 상기 오토 리셋 회로는, 상기 제1 클럭과 상기 캐리신호가 입력되고 상기 Q 노드에 출력 신호를 공급하는 제1 트랜스미션 게이트; 및상기 제1 트랜스미션 게이트에 연결된 제2 NMOS 트랜지스터, 및 제2 PMOS 트랜지스터를 포함하고, 상기 제1 트랜스미션 게이트는상기 제1 클럭이 입력되는 게이트, 상기 캐리신호가 입력되는 드레인, 및 상기 Q 노드에 연결된 소스를 포함한제1 NMOS 트랜지스터; 및상기 제2 NMOS 트랜지스터와 제2 P… (펼치기)(more)
제 1 항에 있어서, 상기 오토 리셋 회로는, 상기 제1 클럭과 상기 캐리신호가 입력되고 상기 Q 노드에 출력 신호를 공급하는 제1 트랜스미션 게이트; 및상기 제1 트랜스미션 게이트에 연결된 제2 NMOS 트랜지스터, 및 제2 PMOS 트랜지스터를 포함하고, 상기 제1 트랜스미션 게이트는상기 제1 클럭이 입력되는 게이트, 상기 캐리신호가 입력되는 드레인, 및 상기 Q 노드에 연결된 소스를 포함한제1 NMOS 트랜지스터; 및상기 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터의 드레인에 연결된 게이트, 상기 캐리신호가 입력되는 소스, 및 상기 Q 노드에 연결된 드레인을 포함한 제1 PMOS 트랜지스터를 포함하고, 상기 제2 NMOS 트랜지스터는 상기 제1 클럭이 입력되는 게이트, 상기 제1 PMOS 트랜지스터의 게이트에 연결된드레인, 및 상기 로우 전압이 공급되는 저전위 전압 라인에 연결된 소스를 포함하고, 상기 제2 PMOS 트랜지스터는 상기 제1 클럭이 입력되는 게이트, 상기 제1 PMOS 트랜지스터의 게이트에 연결된드레인, 및 고전위 전원 라인 라인에 연결된 소스를 포함하는 게이트 구동회로.
청구항Claim 3 종속 → 2depends on 2
제 2 항에 있어서, 상기 래치는 폐루프 형태의 궤환 회로로 연결된 제1 및 제2 인버터들을 포함하고, 상기 제1 인버터는, 상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 저전위 전원 라인에 연결된 소스를 포함한 제3 NMOS 트랜지스터; 및상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 고전위 전원 라인에 연결된 소스를 포함한 제3 PMOS 트랜지스터를 포함하고, 상기 제2 인버터는, 상기 QB 노드에 연… (펼치기)(more)
제 2 항에 있어서, 상기 래치는 폐루프 형태의 궤환 회로로 연결된 제1 및 제2 인버터들을 포함하고, 상기 제1 인버터는, 상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 저전위 전원 라인에 연결된 소스를 포함한 제3 NMOS 트랜지스터; 및상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 고전위 전원 라인에 연결된 소스를 포함한 제3 PMOS 트랜지스터를 포함하고, 상기 제2 인버터는, 상기 QB 노드에 연결된 게이트, 상기 Q 노드에 연결된 드레인, 및 상기 저전위 전원 라인에 연결된 소스를 포함한 제4 NMOS 트랜지스터; 및상기 QB 노드에 연결된 게이트, 상기 Q 노드에 연결된 드레인, 및 상기 고전위 전원 라인에 연결된 소스를 포함한 제4 PMOS 트랜지스터를 포함하는 게이트 구동회로.
전체 7개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 7; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
청구항 1의 동작Claim 1 behaviour
제1 클럭 하이·캐리 로우면 Q를 로우로(리셋), 둘 다 하이면 Q를 하이로(세트) 둔다. 래치가 Q·QB를 붙잡고, 버퍼는 Q 하이·제2 클럭 하이에서 출력을 올리고 QB 하이에서 내린다. 제1 클럭은 캐리와 동기되어 있다.First clock high with carry low drives Q low (reset); both high drive Q high (set). A latch holds Q/QB; the buffer raises the output when Q and the second clock are high and lowers it when QB is high. The first clock is synchronised with the carry.
검증해야 할 것What to verify
① 매 프레임 클럭만으로 모든 단이 리셋되는지(랜덤 초기값 8행 실험), ② 더미 단 없이 마지막 단이 제대로 꺼지는지, ③ 캐리 글리치가 클럭 하이와 겹칠 때 오세트되는지. 0071217 사례의 GIP 래치 템플릿을 출발점으로 쓸 수 있다.(1) whether every stage resets from the clock alone each frame (8-row random-init test), (2) whether the last stage turns off without a dummy stage, (3) whether a carry glitch overlapping clock-high falsely sets Q. The GIP latch template from case 0071217 is a starting point.
시뮬레이션 준비도Simulation readiness — 5/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 1, 3 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 2, 4 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 11 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✓ | 전원 전압 수치Supply voltage values | 10, 0, 1, 10, 10, 10 |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 10 V | …동이 가능한 스위치 소자이다. 예를 들어, VGH = 10V, VGL = 0V… |
| 0 V | …소자이다. 예를 들어, VGH = 10V, VGL = 0V, Vth = 1V… |
| 1 V | …어, VGH = 10V, VGL = 0V, Vth = 1V, Vgs = 10… |
| 10 V | …0V, VGL = 0V, Vth = 1V, Vgs = 10V 일 때 구동 Ra… |
| 10 V | …1V, Vgs = 10V 일 때 구동 Range는 1~10V일 때 NMOS의출… |
| 10 V | …e는 1~10V일 때 NMOS의출력 전압 레인지는 1~10V이고, PMOS의 … |
| 9 V | …는 1~10V이고, PMOS의 출력 전압 레인지는 0~9V이다. 이트-소스간… |
| 10 V | …PMOS를 병렬로 연결하여 그 출력 전압 레인지가 0~10V 즉, 풀 레인지로… |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
아직 보고서에 넣은 시뮬레이션이 없다.No simulation has been added to this report yet. 시뮬레이션 편집기 열기 →Open the simulation editor →