게이트 구동회로 및 이를 포함하는 표시 장치
핵심 아이디어Key idea — 앞단·뒷단 출력이 래치를 세트·리셋하는 경로에, 자기 클록이 하이일 때만 켜지는 TFT(M7) 하나를 넣었다. 클록 밖에서 들어오는 글리치는 래치에 닿지 못한다.A single TFT (M7) that conducts only while the stage's own clock is high sits in the path through which the previous and next outputs set and reset the latch, so glitches outside the clock window never reach it.
특허 요약Patent in brief — LG디스플레이의 CMOS 10T 래치형 GIP 스테이지다. 래치(M1–M4), 래치 제어(M5·M6·M7), TG 버퍼(M8·M9)와 풀다운(M10)으로 되어 있고, 앞·뒤 단 출력이 래치를 건드리는 경로를 클럭(CLK_A)에 동기된 M7로 게이팅해 글리치를 억제한다.LG Display CMOS 10T latch GIP stage: latch (M1–M4), latch control (M5, M6, M7), TG buffer (M8, M9) and pull-down (M10). The path through which the previous/next outputs touch the latch is gated by M7, synchronised to CLK_A, to suppress glitches.
검증 결론Verification result — 청구항 8–10의 글리치 억제는 확인됐다. 8단 시프트 레지스터에서 앞·뒤 단 글리치를 넣었을 때 발명은 0/8행 오동작, M7을 뺀 비교 회로는 7/8·6/8행이었다. 비율형 래치라 제어 NMOS가 래치 PMOS보다 3.4–5.7배 넓어야 동작하는데, 이 조건은 특허에 없다. 청구항 10의 'QB 하강'은 실제로는 상승이다.Glitch suppression (claims 8–10) confirmed: with glitches on the previous/next outputs in an 8-stage register the invention had 0/8 failing rows, the M7-less variant 7/8 and 6/8. The ratioed latch needs the control NMOS 3.4–5.7× wider than the latch PMOS, which the patent does not state. Claim 10's 'QB falls' is actually a rise.
해결하려는 과제Problem
커패시터 없는 CMOS 래치 GIP에서 이웃 단 출력에 노이즈가 섞이면 래치가 엉뚱한 때 세트되거나 리셋된다. 그러면 켜지면 안 되는 행이 켜지거나 켜져야 할 행이 꺼진다.In a capacitor-less CMOS latch GIP, noise on a neighbouring output can set or reset the latch at the wrong moment, lighting rows that should stay off or dropping rows that should fire.
공보 요약 원문 보기Show the publication abstract
게이트 구동회로 및 이를 포함하는 표시 장치가 제공된다. 게이트 구동회로는 복수의 스테이지를 포함한 시프트레지스터(shift register)를 포함한다. 복수의 스테이지 중 제n 스테이지는 QB 노드에 연결된 제1 NMOS 트랜지스터, Q 노드에 연결된 제2 NMOS 트랜지스터 및 제1 클럭이 입력되는 게이트 전극을 갖고, 제1 NMOS 트랜지스터 및제2 NMOS 트랜지스터에 연결된 제3 NMOS 트랜지스터를 포함하는 래치 제어 회로를 포함한다. 래치는 Q 노드와 QB 노드 사이에 연결된다. 트랜스미션 게이트(transmission gate)는 Q 노드 및 QB 노드와 연결되고, 제2 클럭이 입력되는 소스 전극을 포함한다. n은 양의 정수이다. 본 발명의 일 실시예에 따른 게이트 구동회로에서는 이전 스테이지의 출력 신호 및 다음 스테이지의 출력 신호가 제1 클럭에 동기되어 글리치를 억제하도록 제어될 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
복수의 스테이지를 포함한 시프트 레지스터(shift register)를 포함하고, 상기 복수의 스테이지 중 제n 스테이지는, QB 노드에 연결된 제1 NMOS 트랜지스터, Q 노드에 연결된 제2 NMOS 트랜지스터 및 제1 클럭이 입력되는 게이트전극을 갖고, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터에 연결된 제3 NMOS 트랜지스터를 포함하는 래치 제어 회로; 상기 Q 노드와 상기 QB 노드 사이에 연결된 래치; 및상기 Q 노드 및 상기 … (펼치기)(more)
복수의 스테이지를 포함한 시프트 레지스터(shift register)를 포함하고, 상기 복수의 스테이지 중 제n 스테이지는, QB 노드에 연결된 제1 NMOS 트랜지스터, Q 노드에 연결된 제2 NMOS 트랜지스터 및 제1 클럭이 입력되는 게이트전극을 갖고, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터에 연결된 제3 NMOS 트랜지스터를 포함하는 래치 제어 회로; 상기 Q 노드와 상기 QB 노드 사이에 연결된 래치; 및상기 Q 노드 및 상기 QB 노드와 연결되고, 제2 클럭이 입력되는 소스 전극을 갖는 트랜스미션 게이트 (transmission gate)를 포함하는 버퍼를 포함하고, 상기 n은 양의 정수인, 게이트 구동회로.
청구항Claim 2 종속 → 1depends on 1
제1항에 있어서, 상기 래치 제어 회로는, 상기 제1 NMOS 트랜지스터는 제1 캐리 신호가 입력되는 게이트 전극 및 상기 QB 노드와 연결된 드레인 전극을포함하고, 상기 제2 NMOS 트랜지스터는 제2 캐리 신호가 입력되는 게이트 전극 및 상기 Q 노드와 연결된 드레인 전극을 포함하는, 게이트 구동회로.
청구항Claim 3 종속 → 1depends on 1
제1항에 있어서, 상기 제3 NMOS 트랜지스터는, 저전위 전원라인에 연결된 소스 전극, 및 상기 제1 NMOS 트랜지스터의 소스 전극과 상기 제2 NMOS 트랜지스터의소스 전극에 연결된 드레인 전극을 포함하는, 게이트 구동회로.
전체 12개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 12; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
검증 근거Evidence
이 특허는 별도로 손으로 만든 넷리스트(도 3→stage.spi, 도 4→stim.spi)와 8단 체인으로 8개 시나리오를 돌린 수작업 검증 보고서가 있다(같은 폴더의 case_report_simulation.html, 사이트의 사례 보고서). 위 수치는 그 결과다.This patent has a separate hand-built verification (Fig. 3 → stage.spi, Fig. 4 → stim.spi, 8-stage chain, 8 scenarios): case_report_simulation.html in the same folder / the site's case study. The numbers above come from it.
핵심 발견Key findings
글리치가 그 단의 제어 클록과 같은 타이밍에 들어오면 발명도 5/8행이 깨진다(원리상 당연, 특허도 주장하지 않음). 임계 바로 위(제어 W 27 µm)에서는 QB 세트에 1.1 µs가 걸려 마진이 얇다. 도 3의 'RST(VGH)' 표기는 본문에 설명이 없으며, RST로 보고 파워온 때 VGL을 주면 랜덤 초기값 오동작이 8→0행이 된다.A glitch aligned with the stage's own control clock breaks 5/8 rows even for the invention (expected; not claimed). Just above threshold (control W 27 µm) QB set takes 1.1 µs, a thin margin. Fig. 3's 'RST(VGH)' label is never explained; treating it as an RST line driven to VGL at power-on cuts random-init failures from 8 to 0 rows.
문서 불일치Document issues
청구항 10의 QB 방향 오류([0083]은 맞게 '상승'), [0070]의 'M9'는 M10의 오기, [0056]–[0058]은 모든 단의 클록 역할이 같다고 읽히지만 체인은 홀짝 교대가 필요하다, [0003] 등의 '게이트 로우 전압(VGH)' 오타.Claim 10's QB direction ([0083] correctly says rise); 'M9' in [0070] should be M10; [0056]–[0058] read as if every stage has the same clock roles, but a chain needs odd/even alternation; 'gate low voltage (VGH)' typo in [0003] and elsewhere.
시뮬레이션 준비도Simulation readiness — 4/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 3, 5a, 5b, 5c |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 4, 5a, 5b, 5c |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 16 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✗ | 전원 전압 수치Supply voltage values | |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 수치 전압 없음No numeric voltages |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
아직 보고서에 넣은 시뮬레이션이 없다.No simulation has been added to this report yet. 시뮬레이션 편집기 열기 →Open the simulation editor →