KR 10-2017-0071217 A
게이트 구동회로 및 이를 포함하는 표시 장치
1. 어떤 특허인가
GIP 한 단을 CMOS TFT 10개(PMOS 3 + NMOS 7), 커패시터 없이 만든 특허다. 구성은 세 부분이다.
- 래치 311: CMOS 인버터 두 개(M1/M2, M3/M4)를 맞물려 Q·QB를 붙잡는다.
- 래치 제어 312: NMOS 3개. M5(게이트 = 앞 단 출력 Gout_Pre)는 QB를, M6(게이트 = 다음 단 출력 Gout_Post)는 Q를 끌어내린다. 둘의 소스는 M7 하나에 공통으로 묶이고, M7 게이트에는 CLK_A가 들어간다.
- 버퍼 320: TG(M8/M9)가 CLK_B를 Gout으로 넘기고, M10이 끌어내린다.
해결하려는 문제 ([0005]~[0007], [0011]): 앞 단 출력에 글리치가 섞이면 Q가 충전되어 엉뚱한 때 출력이 나간다. 다음 단 출력에 글리치가 섞이면 래치가 풀려서 나가야 할 출력이 안 나간다. 해법은 앞뒤 단 캐리가 래치를 건드리는 경로를 CLK_A가 하이일 때만 열리는 M7로 게이팅하는 것이다(청구항 1·7~10).
2. 결론
검증 목적: 신규성·진보성 판단이 아니다. 명세서가 주장하는 회로 동작과 효과가 실제로 성립하는지를 1차와 같은 ngspice + Verilog-A 환경에서 재현해 확인했다.
판정: 도 4의 동작 순서(①세트 → ②출력 → ③리셋)는 그대로 재현됐다. 앞 단·다음 단 캐리의 엇박자 글리치 억제(청구항 8~10)도 재현됐다. M7을 뺀 배경기술형 회로는 각각 7행·6행이 오동작했고, 발명 회로는 둘 다 0행이었다.
단서 1 — 특허에 없는 설계 조건: 이 래치는 비율형이다. 세트·리셋 때 직렬 NMOS 두 개(M5+M7 또는 M6+M7)가 켜져 있는 래치 PMOS를 힘으로 이겨야 한다. 옥사이드 NMOS / LTPS PMOS 조합에서는 제어 NMOS가 래치 PMOS보다 약 3.4~5.7배 넓어야 동작했다. 임계 바로 위에서는 세트에 1 µs 넘게 걸렸다. 명세서에는 이 조건이 없다.
단서 2 — 청구항 10 문언: "제2 캐리 노이즈에 의한 QB 하강 억제"라고 썼지만, 시뮬레이션에서 글리치가 만드는 것은 Q 하강·QB 상승이었다. 본문 [0083]도 "QB 상승"이라고 쓴다. 효과는 성립하고 청구항의 방향 기술만 틀렸다.
(발명 / M7 제거)
3. 한 것과 하지 못한 것
한 것
- 폴더의 LGD 특허 5건을 비교해, 그림으로 넷리스트를 만들고 파형으로 자극을 만들 수 있는 문서를 선정
- 도 3 →
stage.spi서브서킷(10 TFT), 도 4 →stim.spi자극으로 분리 작성 - 8단 체인으로 정상 시프트, 도 4 파형 재현
- Gout_Pre·Gout_Post 엇박자 글리치를 발명 / M7 제거 회로로 비교
- 제어 클록(CLK_A 역할)과 겹친 글리치로 한계 확인
- 비율형 래치의 최소 제어 NMOS 폭을 래치 PMOS 폭 6가지에 대해 이분 탐색, 세트 속도 곡선
- 청구항 10 방향을 노드 전압으로 확인
- (특허 주장 밖) 도 3의 "RST(VGH)" 표기가 파워온 리셋으로 쓰일 수 있는지 관찰
하지 못한 것
- 더미 단(EGL/EGR) 내부: 특허에 회로가 없어 이상적 리셋 펄스로 대체
- 좌우 인터레이스 동시 구동, 표시장치(LCD/OLED) 수준 효과
- LGD 실제 공정 TFT 특성 (합성 카드 사용)
- 온도·Vth 열화·공정 산포. 비율형 래치는 이것들에 특히 민감할 텐데 보지 못함
- 글리치 크기·폭 스윕: 풀스윙(16 V) 한 종류만
- 레이아웃 기생, 실제 게이트 라인 분포 RC
4. 가정
| 항목 | 값 | 근거 |
|---|---|---|
| 전원 | VGH +8 V, VGL −8 V | 사용자 실사용 조건. 특허에 수치 없음 |
| TFT 카드 | PMOS = LTPS(Vth −1.30 V, μ 71) / NMOS = 옥사이드(Vth +0.59 V, μ 11.8) | 1차와 동일한 합성 카드. 특허는 "CMOS"라고만 함 |
| W/L (µm) | 래치 M1·M3 P 6/4, M2·M4 N 12/4 · 제어 M5·M6·M7 N 60/4 · M8 P 200 · M9 N 600 · M10 N 300 | 제어 NMOS는 임계(27 µm)의 2.2배로 둠 |
| 클록 | CLK_A·CLK_B 교번, 슬롯 5 µs, 폭 4 µs | 도 4: CLK_A 다음 CLK_B ([0061]) |
| 단 간 연결 | 홀수 단: 제어=CLK_A, 출력=CLK_B / 짝수 단: 맞바꿈 | 도 4에서 Gout_Pre·Gout_Post가 CLK_A 슬롯에 있으려면 이웃 단은 클록 역할이 바뀌어야 함(본문에 명시 없음) |
| 캐리 | Gout_Pre = 앞 단 Gout, Gout_Post = 다음 단 Gout | [0060] |
| 마지막 단 Gout_Post | 이상적 펄스(슬롯 N+1) | 더미 단이 "리셋 펄스"를 준다는 기술만 있음 ([0055][0060]) |
| M3 소스 | VGH | 본문 [0066]. 도 3 표기 "RST(VGH)"는 S4에서만 따로 시험 |
| 글리치 | 캐리 위에 VGL→VGH 풀스윙 펄스를 더함(B-소스) | "글리치와 같은 노이즈" ([0006])를 최악 쪽으로 |
| 행 부하 | 2 kΩ + 20 pF | 1차와 동일 |
5. 한계
- 기능 검증이지 마진 검증이 아니다. 특히 크기 임계(3장 단서 1)는 카드·전압·클록 폭이 바뀌면 같이 움직인다. 숫자보다는 "제어 NMOS가 래치 PMOS보다 몇 배 커야 하는 조건이 존재한다"는 사실이 결과다.
- 비교 회로(M7 제거)는 검증자가 만든 대조군이다. 배경기술 [0005]의 서술(앞뒤 단 출력이 Q 충전·QB 방전을 직접 일으킴)에 맞췄지만 실제 종래 제품 회로가 아니다.
- 제어 클록(특허의 CLK_A 역할)과 겹친 가짜 캐리는 이 구조로 막을 수 없다(S3, 5행 오동작). 특허도 "CLK_A가 하이가 아닌 타이밍"의 노이즈만 주장한다([0078][0083]).
- 더미 단을 이상적 펄스로 바꿨기 때문에, 마지막 단 주변의 실제 동작은 확인하지 않았다.
6. 왜 이 특허인가 — 폴더 내 LGD 특허 5건 비교
| 공개번호 (출원) | 내용 | 회로도 | 파형도 | 넷리스트·자극 작성 가능성 |
|---|---|---|---|---|
| 10-2017-0071217 (10-2015-0179281) | CMOS 10T, 래치 + CLK_A 게이팅 래치 제어 + TG | 도 3 선명, 소자명 M1~M10, 본문에 소자마다 g/s/d 기술 | 도 4에 입력 4개(CLK_A, CLK_B, Gout_Pre, Gout_Post)와 Q·QB·Gout 모두 | 선택 그림만으로 넷리스트, 파형만으로 자극이 나옴 |
| 10-2017-0060953 (10-2015-0165753) | CMOS 11T 오토리셋 | 도 3 있음, 스캔 해상도 낮음 | 도 4 t1~t10 (CLKA, CLKB, Gout_Pre, Q, QB, Gout) | 차점 가능하나 도면 판독 오류 위험 |
| 10-2017-0072514 (10-2015-0180748) | CMOS 인버터 기반 리셋 | 도 4·5 | 도 6은 RST·Q·QB 리셋 스케치뿐 | 부족 시프트 동작 자극 정보 없음 |
| 10-2017-0072528 (10-2015-0180775) | CMOS 스테이지(캐리 하이 시 QB 제어) | 도 4·5 | 발명 회로 파형도 없음 | 부적합 |
| 10-2018-0062185 (10-2016-0162184) | NMOS 전용 17T + 부트스트랩 CB, Q 프리차지 | 도 3 (전원 6종: VGL, VSS, Vstable, Vinv, Vpc …) | 도 4 + 도 5·6 측정형 그래프(축 수치 없음) | 부족 전원값 미기재로 가정이 많고, PMOS 모델을 못 씀 |
1차 특허(10-2017-0112036)와 같은 CMOS 래치 + TG 계열이라 같은 모델과 판정 기준을 그대로 쓸 수 있다. 1차의 래치는 PT5/NT5 스위치로 경합을 없앤 무비율형이고, 이번 래치는 비율형이라 대조도 된다.
7. 그림 → 넷리스트 (도 3 → stage.spi)
* KR10-2017-0071217 FIG.3 stage: pins = gpre gpost cka ckb out vgh vgl rst .subckt gip2 gpre gpost cka ckb out vgh vgl rst * latch 311 (311A: M1/M2 Q->QB, 311B: M3/M4 QB->Q) NM1 qb q vgh tM1 NM2 qb q vgl tM2 NM3 q qb rst tM3 NM4 q qb vgl tM4 * latch control 312 NM5 qb gpre x tM5 NM6 q gpost x tM6 NM7 x cka vgl tM7 * buffer 320: TG (M8 P, M9 N) from CLK_B, pull-down M10 NM8 out qb ckb tM8 NM9 ckb q out tM9 NM10 out qb vgl tM10 .ends gip2
OpenVAF 모델은 N 소자로 부르고, 핀 순서는 (드레인 게이트 소스)다. PMOS/NMOS 구분은 모델 카드의 POL(+1/−1)로 한다. 소스와 드레인은 모델 안에서 대칭으로 처리된다.
| 소자 | 도 3 / 본문 연결 | 출처 |
|---|---|---|
| M1 (P), M2 (N) | g=Q, d=QB, s=VGH / VGL — 인버터 311A | [0066], 청구항 4 |
| M3 (P), M4 (N) | g=QB, d=Q, s=VGH(도 3 "RST(VGH)") / VGL — 인버터 311B | [0066], 청구항 4 |
| M5 (N) | g=Gout_Pre, d=QB, s=X | [0068], 청구항 2 |
| M6 (N) | g=Gout_Post, d=Q, s=X | [0068], 청구항 2 |
| M7 (N) | g=CLK_A, d=X, s=VGL | [0068], 청구항 3 |
| M8 (P), M9 (N) | TG: g=QB / g=Q, CLK_B ↔ Gout | [0070][0071], 청구항 6 |
| M10 (N) | g=QB, Gout ↔ VGL | [0071], 청구항 5 |
8. 파형 → 자극 (도 4 → stim.spi)
* stimulus from FIG.4: CLK_A / CLK_B alternate, Gout_Pre of stage 1 = VST Vvgh vgh 0 8.0 Vvgl vgl 0 -8.0 Vcka cka 0 PULSE(-8.0 8.0 1.0500000000000001e-05 5e-08 5e-08 4e-06 1e-05) Vckb ckb 0 PULSE(-8.0 8.0 1.5500000000000004e-05 5e-08 5e-08 4e-06 1e-05) Vrst rst 0 8.0 Vvst vst 0 PWL(0 -8 1.05e-05 -8 1.055e-05 8 1.45e-05 8 1.455e-05 -8) Vdmy dmy 0 PWL(0 -8 5.55e-05 -8 5.555e-05 8 5.95e-05 8 5.955e-05 -8)
| 도 4 신호 | 읽어낸 규칙 | 자극 |
|---|---|---|
| CLK_A, CLK_B | 같은 폭, 서로 겹치지 않고 번갈아 나옴 | PULSE 주기 2슬롯, CLK_B는 1슬롯 지연 |
| Gout_Pre | 구간 ①에서 CLK_A와 같은 폭·같은 위치 | 1단은 VST(슬롯 0), 이후는 앞 단 Gout |
| Gout | 구간 ②에서 CLK_B와 같은 모양 | 판정: k단은 슬롯 k에서만 한 번 |
| Gout_Post | 구간 ③에서 CLK_A와 같은 폭 | 다음 단 Gout, 마지막 단은 이상적 펄스 |
| Q / QB | ①~③ 동안 Q 하이·QB 로우, ③에서 복귀 | 시뮬레이션 결과와 비교(9장) |
9. 청구항별 판정과 도 4 재현
| 청구항 | 특허 주장 | 시험 | 결과 | 판정 |
|---|---|---|---|---|
| 1 | 래치 제어(M5·M6·M7) + 래치 + TG 버퍼로 구동 | S0 8단 | 8행 모두 자기 슬롯에 한 번, 오동작 0 | 확인 |
| 2~3 | M5·M6 드레인 = QB·Q, 소스는 M7 드레인에 공통, M7 소스 = VGL | 구조 구현 + S0 | 그대로 동작. 단 비율 조건 필요(11장) | 확인 |
| 4 | 인버터 2개 궤환 래치 | S0 | Q·QB가 VGH/VGL로 상보 유지 | 확인 |
| 5~6 | TG + 풀다운 버퍼 | S0 행 끝 | 하이 8.00 V, 로우 −8.04 V | 확인 |
| 7 | CLK_A·Pre 하이 → QB 로우, CLK_A·Post 하이 → Q 로우, Q 하이일 때 CLK_B로 출력 | 도 4 재현 | ①·②·③ 모두 기술대로 | 확인 |
| 8 | CLK_A로 앞뒤 캐리 노이즈에 의한 출력 노이즈 억제 | S1·S2 | 발명 0·0행, M7 제거 7·6행 | 확인 |
| 9 | Gout_Pre 노이즈에 의한 Q 상승 억제 | S1 | M7 제거 시 Q가 올라 즉시 출력, 발명은 Q 유지 | 확인 |
| 10 | Gout_Post 노이즈에 의한 QB 하강 억제 | S2 M7 제거 회로의 노드 전압 | 글리치 동안 Q +8.00 → -8.00 V, QB -8.06 → +8.28 V. 막아야 할 것은 QB 상승. 억제 효과 자체는 확인 | 문언 불일치 |
| 11 | 래치가 Q·QB를 반전시켜 출력 제어 | S0 | 확인 | 확인 |
| 12 | 풀다운 트랜지스터가 QB에 따라 출력 방전 | S0 | ③ 이후 Gout을 VGL로 유지 | 확인 |
| [0055] | 더미 단이 마지막 단에 리셋 펄스 | — | 내부 회로 없음, 이상적 펄스로 대체 | 못 함 |
| [0053] 등 | 좌우 인터레이스 · 표시장치 | — | 한쪽 시프트 레지스터만 | 못 함 |
집계: 확인 9묶음(1, 2~3, 4, 5~6, 7, 8, 9, 11, 12) · 부분 1(10) · 못 함 2(더미 단, 인터레이스·표시장치).
10. 엇박자 글리치 억제 (청구항 8~10)
한계(S3): 글리치가 4단 제어 클록과 같은 슬롯에 들어오면 발명 회로도 정상 캐리와 구분하지 못해 5행이 오동작했다. M7은 "캐리 AND 제어 클록" 게이트이므로 원리상 당연한 결과이고, 특허 주장 범위 밖이다.
11. 특허에 없는 조건: 비율형 래치의 크기 임계
세트 순간에 QB는 M1(PMOS, 켜져 있음)이 VGH로 붙잡고 있다. M5와 M7이 직렬로 이 PMOS를 이겨야 QB가 내려가고 래치가 뒤집힌다. 리셋 때는 M6+M7이 M3을 이겨야 한다. 1차 특허는 PT5/NT5 스위치로 이 싸움 자체를 없앴지만, 이번 회로에는 그런 장치가 없다.
| 래치 PMOS W | 최소 제어 NMOS W | 배수 |
|---|---|---|
| 3 | 17 | 5.7 |
| 4 | 20 | 5.0 |
| 6 | 27 | 4.5 |
| 8 | 33 | 4.1 |
| 12 | 44 | 3.7 |
| 16 | 54 | 3.4 |
| 제어 NMOS W | QB 하강 (ns) | Q 상승 (ns) |
|---|---|---|
| 27 | 1107 | 864 |
| 30 | 372 | 256 |
| 40 | 161 | 118 |
| 60 | 90 | 77 |
| 90 | 61 | 62 |
| 120 | 49 | 57 |
최소 배수는 3.4~5.7배였다. 래치가 작을수록 배수가 커진다(Vth와 직렬 두 단 손실이 고정분으로 남기 때문). 임계 바로 위(27 µm)에서는 QB가 내려가는 데 1.1 µs, 즉 클록 폭 4 µs의 1/4이 걸렸다. 저온 이동도 저하나 NMOS Vth 양방향 이동이 오면 이 경계가 위로 올라간다. 특허가 동작한다는 주장은 이 크기 조건을 만족할 때만 참이다.
12. 특허 문서 내부 불일치 (검증 중 발견)
| 위치 | 내용 | 처리 |
|---|---|---|
| 청구항 10 | "제2 캐리 노이즈에 의한 QB 노드의 전압 하강 억제". 본문 [0083]과 시뮬레이션은 QB 상승 | 효과 확인, 문언 오류로 보고 |
| 도 3 vs [0066] | 도 3은 M3 소스를 "RST(VGH)"로 표기, 본문 전체에 RST 언급 없음(VGH 전원으로 기술) | 본문 따름. S4에서 RST 해석을 별도 관찰 |
| [0070] | "풀다운 트랜지스터(M10)는 NMOS 트랜지스터(M9)로 이루어진다" — M10의 오기 | M10으로 해석 |
| [0082] | "Q 노드에 연결된 버퍼의 M8 및 M9" — M8 게이트는 QB | 도 3 따름 |
| [0056]~[0058] | 모든 단이 CLK_B로 시프트, CLK_A로 캐리 제어한다고 기술. 체인이 되려면 이웃 단은 역할을 바꿔야 함 | 홀짝 교번으로 구현(가정) |
| [0003] 등 | "게이트 로우 전압(VGH)" — VGL 오기 (2곳) | — |
관찰 (특허 주장 밖): 도 3의 "RST(VGH)"
Q가 랜덤으로 시작하면(2·3·5·7단 Q=VGH), M3 소스가 VGH 고정일 때 8행이 오동작했다. 도 3 표기대로 M3 소스를 RST 라인으로 보고 파워온 0~5 µs 동안 VGL을 주면 0행이었다. 1차 특허(10-2017-0112036, 2016년 출원)의 청구항 1과 같은 원리다. 이 출원(2015년)의 도면에 그 흔적이 표기로만 남아 있다고 볼 수 있지만, 본문이 주장하지 않으므로 판정에는 넣지 않았다.
13. 부록 — 시나리오 파형 전체
각 그림: 위 클록·VST·글리치 / 8개 행 끝 출력(초록 = 기대 슬롯) / 4단 Q·QB.
재현
cd patent2_0071217 python3 run2.py # 시나리오 8개 + 크기 임계 이분 탐색 (약 1분) → results2.json, fig/, decks/ python3 make_report2.py # 이 보고서 cd decks/S0_normal && ngspice -b top.spi # 저장된 deck 단독 실행 (models / stage / stim / top .spi)