게이트 구동회로와 이를 이용한 표시장치
핵심 아이디어Key idea — 래치를 이루는 NMOS의 소스를 늘 저전위에 두지 않고 리셋 신호선에 연결해서, 트랜지스터를 추가하지 않고 신호만 바꿔 각 단을 초기화한다.The source of a latch NMOS goes to a reset signal line instead of a fixed low supply, so each stage is initialised by changing that signal, with no extra transistors.
특허 요약Patent in brief — LG디스플레이의 CMOS GIP다. 래치를 이루는 제2 NMOS의 소스를 리셋 신호 라인에 연결해, 트랜지스터를 추가하지 않고 신호만 바꿔 위상이 반대인 리셋을 구현한다.LG Display CMOS GIP. The source of the second NMOS of the latch goes to a reset signal line, so an opposite-phase reset is realised by changing the signal only, without extra transistors.
검증 결론Verification result — 아직 시뮬레이션 검증은 하지 않았다. 회로도(도 4·5)와 리셋 구간 파형(도 6)이 있지만 전압 수치와 소자 크기는 없다(준비도 4/6). 0112036(PT1 소스=RST)과 같은 계열의 아이디어를 NMOS 쪽에 적용한 것이다.Not simulated yet. Circuit (Figs. 4, 5) and reset waveform (Fig. 6) exist but no voltages or sizes (readiness 4/6). It applies the idea of 0112036 (PT1 source = RST) on the NMOS side.
해결하려는 과제Problem
CMOS 래치 GIP는 전원이 켜질 때 래치가 아무 상태로나 시작해서 여러 행이 한꺼번에 켜질 수 있다. 이를 막는 리셋 회로를 따로 넣으면 소자와 면적이 늘어난다.A CMOS latch GIP powers up in arbitrary states, so several rows can fire at once; a dedicated reset circuit to prevent it costs devices and area.
공보 요약 원문 보기Show the publication abstract
본 발명은 게이트 구동회로와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동회로는 순차적으로 위상이 지연되는 클럭을 입력 받아 순차적으로 출력을 발생하는 복수의 스테이지를 구비하고, 제n(n은 양의 정수) 스테이지는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터로 구성된 제1 인버터, 제2 PMOS 트랜지스터 및 제2 NMOS 트랜 지스터로 구성된 제2 인버터, 상기 제2 NMOS 트랜지스터 의 소스 단자에 연결되어 상기 제n 스테이지를 초기화시키는 리셋(Reset) 신호를 공급하는 리셋 신호 라인을 포함한다. 또한, 제n(n은 양의 정수) 스테이지는 제n-1(n은양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드를 로우 전압으로 제어하고, Q 노드를 하이 전압으로 제어하는 제1 스위치(T1), 제n+1(n은 양의 정수) 스테이지로부터 수신된 캐리신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드를 하이 전압으로 조절하고, Q 노드를 로우전압으로 제어하는 제2 스위치(T2), 상기 Q 노드와 상기 QB 노드 사이에 연결되어 래치를 구성한 복수의 인버터들, 및 상기 Q 노드의 전압이 하이 전압일 때 클럭을 출력전압으로 출력하고, 상기 QB 노드의 전압이 하이 전압일 때 로우 전압을 출력전압으로 출력하는 버퍼를 포함한다. 본 발명에 의하면, 위상이 반대인 리셋 신호는 트랜지스터를 추가하지 않고 신호 변경만으로 구현될 수 있다. 그 결과, 게이트 구동회로의 면적 증가 없이, 표시장치의 네로우 베젤을 구현할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
순차적으로 위상이 지연되는 클럭을 입력 받아 순차적으로 출력을 발생하는 복수의 스테이지를 구비하고, 제n(n은 양의 정수) 스테이지는, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터로 구성된 제1 인버터; 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터로 구성된 제2 인버터; 및상기 제2 NMOS 트랜지스터의 소스 단자에 연결되어 상기 제n 스테이지를 초기화시키는 리셋(Reset) 신호를 공급하는 리셋 신호 라인을 포함하는, 게이트 구동회로.
청구항Claim 2 종속 → 1depends on 1
제 1항에 있어서, 상기 리셋 신호는 Q 노드(Q)를 저전위 전압(VGL)으로 방전하고, Q Bar노드(QB)는 고전위 전압(VGH)으로 충전하는, 게이트 구동회로.
청구항Claim 3 종속 → 1depends on 1
제 1항에 있어서, 상기 리셋 신호는 저전위 전압(VGL) 상태에서 고전위 전압(VGH)으로 상승한 후, 다시 저전위 전압(VGL)으로 하강하는 위상이 반대인 리셋 신호인, 게이트 구동회로.
전체 13개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 13; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
청구항 1Claim 1
제1 인버터(PMOS1+NMOS1), 제2 인버터(PMOS2+NMOS2), 그리고 NMOS2 소스에 연결된 리셋 신호 라인. 청구항 1은 래치와 리셋 라인 연결만 한정하므로 범위가 넓다.First inverter (PMOS1 + NMOS1), second inverter (PMOS2 + NMOS2), and a reset line on the NMOS2 source. Claim 1 only fixes the latch and that connection, so its scope is broad.
검증해야 할 것What to verify
리셋 라인을 VGL보다 높게(또는 반대 위상으로) 주었을 때 랜덤 초기값이 한 번에 정리되는지, 정상 동작 중 리셋 라인 레벨이 출력에 영향을 주지 않는지. 0112036 사례의 랜덤 초기값 시나리오를 그대로 적용할 수 있다.Whether driving the reset line opposite in phase clears random initial states at once, and whether the reset-line level leaves normal operation untouched. The random-init scenario of case 0112036 applies directly.
시뮬레이션 준비도Simulation readiness — 4/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 2, 4, 5 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 6 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 15 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✗ | 전원 전압 수치Supply voltage values | |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 수치 전압 없음No numeric voltages |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
아직 보고서에 넣은 시뮬레이션이 없다.No simulation has been added to this report yet. 시뮬레이션 편집기 열기 →Open the simulation editor →