GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치
핵심 아이디어Key idea — 인버터 두 개로 래치를 만들고 Q·QB에 NMOS 드레인을 달아, 앞단·뒷단 출력으로 래치를 직접 세트·리셋해 스테이지를 단순하게 했다.Two inverters form the latch and NMOS drains on Q and QB let the previous and next outputs set and reset it directly, simplifying the stage.
특허 요약Patent in brief — LG디스플레이의 GIP다. 인버터 두 개를 궤환으로 묶은 래치의 Q·QB에 NMOS 드레인을 연결하고, 앞단 출력(Gout_Pre)과 다음단 출력(Gout_Post)으로 Q·QB를 직접 제어해 회로를 줄인다.LG Display GIP. NMOS drains on Q and QB of a two-inverter latch let the previous (Gout_Pre) and next (Gout_Post) outputs control Q and QB directly, simplifying the stage.
검증 결론Verification result — 시뮬레이션 검증은 하지 않았고, 발명의 구동 파형도가 없어 자극 파일 근거가 부족하다(준비도 3/6). 구조는 0071217의 M7 없는 비교 회로와 같아서, 그 사례에서 글리치에 7/8·6/8행이 깨진 결과가 이 구조의 약점을 보여 준다.Not simulated; the invention has no drive waveform, so the stimulus has no basis in the document (readiness 3/6). The structure equals the M7-less variant of case 0071217, which failed 7/8 and 6/8 rows under glitches, pointing to this structure's weakness.
이 공보에는 발명의 구동 파형도가 없다. 회로도가 없으면 넷리스트를, 구동 파형이 없으면 자극 파일을 만들 근거가 없다. 아래 내용은 문서 구조 분석까지다.This publication has no drive waveform of the invention. Without a circuit there is no netlist, and without a drive waveform there is no stimulus. What follows is document analysis only.
해결하려는 과제Problem
기존 GIP 스테이지는 소자가 많아 베젤을 줄이기 어렵다.Conventional GIP stages use many devices, which keeps the bezel wide.
공보 요약 원문 보기Show the publication abstract
본 발명은 GIP 구동회로와 이를 이용한 표시장치에 관한 것으로, 이 GIP 구동회로는 순차적으로 위상이 지연되는클럭을 입력 받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 제n(n은 양의 정수) 스테이지는 제 n-1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 로우 전압으로 제어하고, Q 노드는 하이 전압으로 제어하는 제1 스위치(T1), 제n+1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 하이 전압으로 조절하고, Q 노드는 로우 전압으로 제어하는 제2 스위치(T2), 상기 Q 노드와 상기 QB 노드 사이에 연결되어 래치를 구성한 복수의인버터들, 및 상기 Q 노드의 전압이 하이 전압일 때 클럭을 출력전압으로 출력하고, 상기 QB 노드의 전압이 하이전압일 때 로우 전압을 출력전압으로 출력하는 버퍼를 포함한다. 본 발명에 의하면, 두 개의 Inverter를 궤환으로 묶어 Latch를 형성하고 Q, QB에 NTFT의 Drain을 연결하여 Gout_Pre, Gout_Post로 Q, QB를 제어함으로써, 게이트 구동회로를 간소화하여 표시장치의 네로우 베젤을 구현할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
순차적으로 위상이 지연되는 클럭을 입력 받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 제n(n은 양의 정수) 스테이지는, 제n-1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 로우 전압으로 제어하고, Q 노드는 하이 전압으로 제어하는 제1 스위치(T1); 제n+1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 하이 전압… (펼치기)(more)
순차적으로 위상이 지연되는 클럭을 입력 받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 제n(n은 양의 정수) 스테이지는, 제n-1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 로우 전압으로 제어하고, Q 노드는 하이 전압으로 제어하는 제1 스위치(T1); 제n+1(n은 양의 정수) 스테이지로부터 수신된 캐리 신호를 입력 받아, 상기 캐리 신호가 하이 전압일 때 QB 노드는 하이 전압으로 조절하고, Q 노드는 로우 전압으로 제어하는 제2 스위치(T2); 상기 Q 노드와 상기 QB 노드 사이에 연결되어 래치를 구성한 복수의 인버터들; 및상기 Q 노드의 전압이 하이 전압일 때 클럭을 출력전압으로 출력하고, 상기 QB 노드의 전압이 하이 전압일 때로우 전압을 출력전압으로 출력하는 버퍼를 포함하는 것을 특징으로 하는 GIP 구동회로.
청구항Claim 2 종속 → 1depends on 1
제 1 항에 있어서, 상기 래치는 폐루프 형태의 궤환 회로로 연결된 제1 및 제2 인버터들을 포함하는 것을 특징으로 하는 GIP 구동회로.
청구항Claim 3 종속 → 2depends on 2
제 2 항에 있어서, 상기 제1 인버터는, 상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 로우 전압 전원 라인에 연결된 소스를포함한 제1 NMOS 트랜지스터; 및상기 Q 노드에 연결된 게이트, 상기 QB 노드에 연결된 드레인, 및 상기 하이 전압 전원 라인에 연결된 소스를포함한 제1 PMOS 트랜지스터를 포함하는 GIP 구동회로.
전체 10개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 10; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
청구항 1Claim 1
T1: 앞단 캐리 하이에서 QB 로우·Q 하이. T2: 다음단 캐리 하이에서 QB 하이·Q 로우. 래치 인버터들과 Q 하이에서 클럭을, QB 하이에서 로우를 내보내는 버퍼.T1: previous carry high sets QB low and Q high. T2: next carry high sets QB high and Q low. Latch inverters and a buffer passing the clock when Q is high and low when QB is high.
관계Relation
0071217은 이 구조에 클럭 동기 M7을 더해 글리치를 막은 후속 출원으로 읽힌다. 두 보고서를 같이 보면 M7의 효과가 정량적으로 드러난다.0071217 reads as the follow-up that adds the clock-synchronised M7 to this structure; together the two reports quantify M7's effect.
시뮬레이션 준비도Simulation readiness — 3/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 2, 4, 5 |
| ✗ | 타이밍·파형 도면Timing / waveform figure | |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 13 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✗ | 전원 전압 수치Supply voltage values | |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 수치 전압 없음No numeric voltages |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
아직 보고서에 넣은 시뮬레이션이 없다.No simulation has been added to this report yet. 시뮬레이션 편집기 열기 →Open the simulation editor →