GIP(Gate-In-Panel) 구동회로와 이를 이용한 표시장치
핵심 아이디어Key idea — 인버터 래치의 PMOS 소스를 리셋 라인(RST)에 연결해 전원이 켜질 때 모든 단을 한 번에 정리하고, 캐리 입력 경로에 클록 게이트(NT4)를 두어 글리치를 막았다.The PMOS source of the inverter latch goes to a reset line (RST) so every stage is cleared at power-on, and a clock gate (NT4) in the carry path blocks glitches.
특허 요약Patent in brief — LG디스플레이의 커패시터 없는 CMOS 15T GIP 스테이지다. 인버터 4개와 트랜스미션 게이트로 Q/QB 래치를 만들고, 제1 PMOS(PT1)의 소스를 리셋 라인(RST)에 연결해 파워온 직후 랜덤 상태와 QB 노이즈로 인한 오출력을 리셋한다.LG Display capacitor-less CMOS 15T GIP stage: four inverters and a transmission gate form the Q/QB latch, and the source of the first PMOS (PT1) goes to a reset line (RST) so random power-on states and QB noise are reset.
검증 결론Verification result — 핵심 주장(RST 리셋, NT4에 의한 캐리 글리치 억제, TG 출력)은 확인됐다. ±8 V 8단 시뮬레이션에서 발명은 정상·랜덤 초기값·QB 노이즈·캐리 글리치 모두 0/8행 오동작이었고, 종래(PT1 소스=VGH)는 랜덤 초기값 8/8, QB 노이즈 6/8, NT4 제거 시 캐리 글리치 8/8행이 깨졌다.The main claims (RST reset, NT4 carry-glitch suppression, TG output) are confirmed: in an 8-stage ±8 V simulation the invention had 0/8 failing rows in normal, random-init, QB-noise and carry-glitch cases; the prior art (PT1 source = VGH) failed 8/8 on random init and 6/8 on QB noise, and removing NT4 failed 8/8 on carry glitches.
해결하려는 과제Problem
전원을 켠 직후 각 단이 임의 상태로 시작하거나 QB 노드에 노이즈가 생기면, 원하지 않는 행이 켜져 화면이 깨진다.Right after power-on each stage may start in an arbitrary state, and noise on node QB can appear; either lights unwanted rows and breaks the picture.
공보 요약 원문 보기Show the publication abstract
GIP(Gate-In-Panel) 구동회로와 이를 이용한 표시장치가 제공된다. GIP(Gate-In-Panel) 구동회로는 Q노드와 QB노드 사이에서 서로 궤환(feedback)으로 연결된 인버터부를 포함한복수의 스테이지를 구비한다. 인버터부는 제1 PMOS 트랜지스터 트랜지스터 및 제1 NMOS 트랜지스터 트랜지스터로 구성된 제1 인버터, 제2 PMOS 트랜지스터 트랜지스터 및 제2 NMOS 트랜지스터 트랜지스터로 구성된 제2 인버터, 및 제1 PMOS 트랜지스터 트랜지스터의 소스 단자에 연결되어 상기 각 스테이지를 리셋(Reset)시키는 리셋신호 전송라인을 포함한다. Q노드 및 QB노드의 전압에 의해 제어되고, 제1 클럭(CLK1)을 입력 받아 게이트 전압을 출력하는 버퍼회로를 더 포함한다. Q노드의 전압과 QB노드의 전압은 래치로직 (Latch Logic) 회로에 의해 서로 반전관계인 것을 특징으로 한다. 리셋신호 전송라인은 제1 인버터의 QB노드에 이상 전압이 발생 했을 때, GIP 구동회로가 리셋(Reset) 되도록 제1 인버터의 Q노드에 리셋(Reset) 전압을 전송한다. 또한, Q노드의 리셋(Reset)은 외부 노이즈(noise) 또는 전단 스테이지에서 출력된 이상 전압에 의해 제1 PMOS 트랜지스터가 턴-온 되면, Q노드가게이트 로우 전압(VGL)으로 제어된다. 또한, 본 발명의 일 실시예에 따른 GIP(Gate-In-Panel) 구동회로에서는 표시장치의 파워 온(Power On) 직후에게이트 구동회로의 각 스테이지가 초기 값이 정해지지 않은 랜덤 상태(random) 상태에 놓임으로써 발생되는 초기 구동 이상을 제어할 수 있다. 또한, 노이즈 신호를 포함하는 이전 스테이지의 출력 신호에 의해 스테이지의 Q 노드가 하이 전압으로 충전되어, 원하지 않는 타이밍에 게이트 신호가 출력되는 것을 제어할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
Q노드와 QB노드 사이에서 서로 궤환(feedback)으로 연결된 인버터부를 포함한 복수의 스테이지를 구비하고, 상기 인버터부는, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터로 구성된 제1 인버터; 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터로 구성된 제2 인버터; 및상기 제1 PMOS 트랜지스터의 소스 단자에 연결되어 상기 복수의 스테이지 각각을 리셋(Reset)시키는 리셋신호전송라인을 포함하는 GIP(Gate In Panel) 구동회로.
청구항Claim 2 종속 → 1depends on 1
제 1항에 있어서, 상기 Q노드의 전압 및 상기 QB노드의 전압에 의해 제어되고, 제1 클럭을 입력 받아 게이트 전압을 출력하는 버퍼회로를 더 포함하는 GIP 구동회로.
청구항Claim 3 종속 → 2depends on 2
제 2항에 있어서, 상기 버퍼회로는, 상기 Q노드 및 상기 QB노드의 전압에 응답하고, 상기 제1 클럭을 출력 단자에 공급하여 상기 게이트 전압을 상승시키는 풀업 트랜지스터; 및상기 QB 노드의 전압에 응답하여 게이트 로우 전압(VGL) 라인으로부터 입력되는 전압을 출력 단자에 공급하여상기 게이트 전압을 떨어뜨리는 풀다운 트랜지스터를 포함하고, 상기 풀업 트랜지스터는 트랜스미션 게이트(Transmission Gate:TG)를 포함하는 GIP 구동회로.
전체 23개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 23; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
검증 근거Evidence
수작업 넷리스트와 8개 시나리오의 검증 보고서가 있다(같은 폴더의 case_report_simulation.html, 사이트의 사례 보고서). 위 수치는 그 결과다.A hand-built netlist with eight scenarios exists: case_report_simulation.html in the same folder / the site's case study. The numbers above come from it.
핵심 발견Key findings
종래 랜덤 초기값에서 1행이 사라지는 기전: 잘못 래치된 2단이 슬롯 0에 출력해 R2가 내려가고, 1단 샘플이 끝나면 PT3·PT4가 QB1을 다시 올려 1단이 스스로 리셋된다. TG에서 PMOS만 쓰면 하강이 −5.36 V에서 멈추고, NMOS만 쓰면 하이가 7.07 V로 깎인다. PT5/NT5를 단락하면 NT3/NT4 20 µm에서 래치가 세트되지 않는다.Row-1 loss under random init in the prior art: a falsely latched stage 2 fires in slot 0, R2 falls, and when stage 1's sample ends PT3/PT4 pull QB1 back high, resetting stage 1. PMOS-only TG stalls at −5.36 V on the fall; NMOS-only clips the high at 7.07 V. Shorting PT5/NT5 stops the latch from setting with NT3/NT4 at 20 µm.
부분·미검증Partial / not checked
청구항 8(전력 미측정), 청구항 10(VGL 라인만으로는 랜덤 상태가 리셋되지 않아 RST가 필요), 청구항 23(더미 단 가정)은 부분, 인터레이스와 표시장치 수준 효과는 못 했다. 도 5b만 CLK_A/CLK_B 표기가 바뀌어 있고, NT3/NT4 적층 순서가 도면과 [0127]에서 다르다.Claim 8 (power not measured), claim 10 (the VGL line alone does not reset a random state; RST is needed) and claim 23 (dummy stage assumed) are partial; interlace and display-level effects were not done. Only Fig. 5b swaps the CLK_A/CLK_B labels, and the NT3/NT4 stacking order differs between the figure and [0127].
시뮬레이션 준비도Simulation readiness — 5/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 3a, 3b, 5a, 5b, 5c, 5d |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 4, 5a, 5b, 5c, 5d |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 30 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✓ | 전원 전압 수치Supply voltage values | 10, 0, 1, 10, 10, 10 |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 10 V | …동이 가능한 스위치 소자이다. 예를 들어, VGH = 10V, VGL = 0V… |
| 0 V | …소자이다. 예를 들어, VGH = 10V, VGL = 0V, Vth = 1V… |
| 1 V | …어, VGH = 10V, VGL = 0V, Vth = 1V, Vgs = 10… |
| 10 V | …0V, VGL = 0V, Vth = 1V, Vgs = 10V 일 때 구동 Ra… |
| 10 V | …1V, Vgs = 10V 일 때 구동 Range는 1~10V일 때 NMOS 트… |
| 10 V | …V일 때 NMOS 트랜지스터의 출력 전압 레인지는 1~10V이고, PMOS 트… |
| 9 V | …0V이고, PMOS 트랜지스터의 출력전압 레인지는 0~9V이다. 여기서, V… |
| 10 V | …랜지스터를 병렬로 연결하여 그 출력 전압 레인지가 0~10V 즉, 풀 레인지로… |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
아직 보고서에 넣은 시뮬레이션이 없다.No simulation has been added to this report yet. 시뮬레이션 편집기 열기 →Open the simulation editor →