KR 10-2017-0112036 A
GIP(Gate-In-Panel) 구동회로와 이를 이용한 표시장치
1. 어떤 특허인가
디스플레이 패널 가장자리에 박아 넣는 게이트 구동회로(GIP)의 한 단을 PMOS 7개 + NMOS 8개, 커패시터 없는 CMOS 래치로 만든 특허다. 기존 NMOS 단일형 GIP처럼 부트스트랩 커패시터에 Q 노드 전하를 가둬 두는 방식이 아니다. 인버터 두 개를 맞물린 래치가 Q·QB를 VGH/VGL로 정적으로 붙잡는다.
해결하려는 문제는 두 가지다 ([0011]~[0014]).
- 파워온 직후 랜덤 상태: Q·QB 초기값이 정해지지 않아 화면 표시 전에 엉뚱한 행에 게이트 펄스가 나간다.
- 앞 단 노이즈: 앞 단 출력(캐리)에 노이즈가 섞이면 Q가 충전되어 원치 않는 타이밍에 출력이 나간다.
해법의 핵심은 INV1 PMOS(PT1)의 소스를 VGH 전원이 아니라 리셋(RST) 라인에 연결한 것이다(청구항 1). 파워온 구간에 RST=VGL이면 QB가 노이즈로 떨어져 PT1이 켜져도 Q에는 VGL만 들어간다. 여기에 캐리와 CLK_B가 동시에 하이일 때만 래치를 세트하는 이상출력 제어회로(청구항 14~16)가 붙는다.
| 블록 | 소자와 연결 | 청구항 |
|---|---|---|
| INV1 (QB→Q) | PT1: g=QB, s=RST, d=Q NT1: g=QB, d=Q, s=VGL | 1, 7~10 |
| INV2 (Q→QB) | VGH–PT5(g=캐리)–PT2(g=Q)–QB–NT5(g=R_Post)–NT2(g=Q)–VGL | 11~13 |
| 이상출력 제어 | VGH–PT4(g=R_Post)–PT3(g=캐리)–QB–NT3(g=캐리)–NT4(g=CLK_B)–VGL | 14~18 |
| 버퍼 | TG: PT6(g=QB) ∥ NT6(g=Q), CLK_A→Gout NT8: g=QB, Gout→VGL | 2~4 |
| 리버스 생성 | INV4(PT7/NT7): Gout→R(n), 앞 단(n−2)의 R_Post로 | [0133] |
| 더미 단 | 마지막 단에 R_Post 공급, 게이트 출력 없음 | 23 |
2. 결론
검증 목적: 신규성·진보성 판단이 아니다. 특허 명세서가 주장하는 회로 동작과 효과가 실제로 성립하는지를 자체 구축한 ngspice + Verilog-A TFT 모델로 재현해 확인했다.
판정: 명세서가 기술한 동작 순서(도 4의 구간 ①~④)와 세 가지 보호 효과(파워온 리셋, QB 노이즈 차단, 엇박자 캐리 차단)는 시뮬레이션에서 그대로 재현됐다. 보호 기능을 떼어 낸 비교 회로는 8행 중 6~8행이 오동작했고, 발명 회로는 0행이었다. TG 풀레인지와 PT5/NT5 스위치의 역할도 소자를 빼 보는 시험으로 뒷받침됐다.
단서: 청구항 10의 "VGL 라인이 랜덤 상태를 리셋한다"는 VGL 라인 혼자로는 성립하지 않았고, RST 라인과 함께일 때만 성립했다. 청구항 8의 소비전력 감소는 확인하지 못했다. 모든 결과는 합성 TFT 카드와 가정한 W/L에서 나온 기능 검증이고, 실제 LGD 공정의 마진 수치가 아니다.
(발명 / 비교)
3. 한 것과 하지 못한 것
한 것
- 명세서 [0095]~[0158]과 도 3a·3b에서 15-TFT 스테이지 연결을 그대로 넷리스트로 옮김
- 8단 + 더미 1단 시프트 레지스터, 2상 교번 클록으로 정상 시프트 확인
- 도 4 파형(구간 ①~④) 재현: 노드 9개의 순서와 레벨 비교
- 파워온 랜덤 초기값 · 파워온 중 QB 노이즈 · 엇박자 캐리 글리치를 각각 보호 기능 있음/없음으로 비교
- 보호가 안 되는 경우(CLK_B와 겹친 가짜 캐리)를 일부러 넣어 한계 확인
- TG를 PT6만·NT6만으로 바꿔 [0116] 풀레인지 주장 확인
- PT5/NT5를 단락시켜 청구항 11~13·21~22(경합 제거·속도) 확인
- VGH/VGL = +8/−8 V 실사용 조건으로 전부 재실행
하지 못한 것
- 소비전력 비교(청구항 8): 비교 대상인 "리셋 TFT를 따로 둔 종래 회로"를 만들지 않았음
- LGD 실제 공정 TFT 특성: 측정 I-V가 없어 합성 카드 사용
- 온도 · Vth 열화(PBTS/NBTS) · 공정 산포 스윕
- 좌우 인터레이스(SR_A + SR_B) 동시 구동, 실제 행 수(수천 행) 체인
- 레이아웃 기생 성분, 실제 패널 게이트 라인 RC 분포 모델
- 표시장치 단위 효과(화소 충전, LCD/OLED 화질)
- 노이즈의 실제 형태: 이상화된 스위치 모델 한 종류만 사용
4. 가정
특허에는 소자 크기·전압·타이밍 수치가 없다(유일한 수치는 [0116]의 VGH 10 V / VGL 0 V 예시). 아래 값은 전부 검증자가 정했다.
| 항목 | 값 | 근거 |
|---|---|---|
| 전원 | VGH +8 V, VGL −8 V | 사용자 실사용 조건 (특허 예시 10/0 V로도 같은 결론) |
| PMOS 카드 | LTPS, Vth −1.30 V, μ 71 cm²/Vs, SS 0.28 V/dec | bts-8t1c-aging-sim 합성 I-V에서 추출한 25 °C 신품 카드 TR1 |
| NMOS 카드 | 옥사이드, Vth +0.59 V, μ 11.8 cm²/Vs, SS 0.15 V/dec | 같은 패키지 TR3. 특허는 "CMOS"라고만 함 → LTPO 조합 가정 |
| W/L (µm) | 로직 P 10/4, N 20/4 · PT6 200/4 · NT6 600/4 · NT8 300/4 · INV4 P20/N40 | 옥사이드 이동도가 낮아 N을 넓게. 최적화 안 함 |
| 타이밍 | 슬롯 5 µs(=인터레이스 2H), 클록 폭 4 µs, 엣지 50 ns | 도 4의 비중첩 2상 클록 형태 |
| 파워온 구간 ① | 0~30 µs, RST=VGL 1~24 µs | 도 4: ① 동안 RST 로우 |
| 행 부하 | 2 kΩ + 20 pF (단 출력 → 행 끝) | 가정 |
| 노이즈 모델 | QB를 1 kΩ 스위치로 VGL에 3 µs 묶음 | [0104]·[0143]의 "QB 노이즈"를 최악 쪽으로 이상화 |
| 클록 배정 | 홀수 단 NT4=CLK_B·TG=CLK_A, 짝수 단은 맞바꿈 | 도 4: CLK_B가 캐리와 같은 슬롯, CLK_A가 출력 슬롯 |
| 더미 단 | 본 단과 같은 회로, 자기 R_Post=VGH, 출력 부하 1 pF | 특허에 내부 회로 없음 ([0083]~[0091]) |
| 범위 | 좌측 SR_A(홀수 행) 8단만 | SR_B는 같은 회로에 시간만 밀린 것 |
5. 한계
- 기능 검증이지 마진 검증이 아니다. 카드가 합성 데이터에서 나왔고 W/L이 가정이라, 상승 시간이나 경합 임계 같은 숫자는 이 조건에서만 유효하다.
- "비교 회로"는 검증자가 만든 대조군이다. 특허가 말하는 종래 기술 회로가 아니라, 해당 보호 소자만 뗀 회로다. 효과의 크기(몇 행이 깨지나)는 초기 패턴과 노이즈 위치에 따라 달라진다.
- PT5/NT5 시험은 크기에 의존한다. 스위치 없이도 NT3/NT4를 3배로 키우면 동작한다. 그래서 "스위치가 없으면 반드시 실패"가 아니라 "스위치가 있으면 작은 소자로 빠르게 세트된다"까지만 말할 수 있다.
- 초기값 패턴은 한 가지(2·3·5·7단 Q=VGH), 노이즈 위치도 두 단(3·6단)만 시험했다.
- 25 °C 한 점이다. 저온 이동도 저하나 Vth 이동에서 경합 마진이 어떻게 변하는지는 모른다.
- 도 5b의 클록 표기 같은 문서 내부 불일치는 본문·청구항 쪽으로 해석했다(9장).
6. 청구항·주장별 판정
| 청구항 | 특허 주장 | 시험 | 결과 | 판정 |
|---|---|---|---|---|
| 1 | PT1 소스에 리셋 라인 → 각 단 리셋 | S1·S2 발명/비교 | 발명 0행, 비교 8행·6행 오동작 | 확인 |
| 2~4 | TG 풀업 + NT8 풀다운 버퍼 | TG / PT6만 / NT6만 | TG만 하이 8.00 V·하강 122 ns를 둘 다 만족 (10장) | 확인 |
| 5~6 | 래치로 Q·QB 반전 관계 | 정상 동작 | 출력 구간 Q 8.00 V / QB −8.00 V | 확인 |
| 7, 9 | QB 이상 전압에도 Q는 VGL로 리셋 | S2: ①에 QB를 VGL로 3 µs | 발명은 Q가 VGL 유지 후 QB 복귀, 비교는 래치가 뒤집힘 | 확인 |
| 8 | 추가 TFT 없이 리셋 → 소비전력 감소 | — | 리셋에 TFT를 따로 쓰지 않는 것은 회로상 사실. 전력은 비교 회로가 없어 측정 안 함 | 부분 |
| 10 | VGL 라인이 파워온 랜덤 상태를 리셋 | S1 비교 회로(NT1·VGL 라인은 그대로) | VGL 라인이 있어도 RST가 VGH면 8행 오동작. 리셋의 시작은 RST=VGL을 통한 PT1이고, NT1은 그다음에 상태를 굳힘 | 조건부 |
| 11~13 | PT5(캐리)·NT5(R_Post)로 QB 제어 | PT5/NT5 단락 | 같은 크기에서 세트 실패(8행). NT3/NT4 3배면 동작 | 확인 |
| 14~16 | 캐리와 CLK_B가 동기일 때만 QB=VGL | S3: CLK_B 로우 슬롯에 VST 글리치 | 발명 0행, NT4 제거 시 8행 | 확인 |
| 14~16 (경계) | — | 글리치가 CLK_B 펄스와 겹침 | 발명도 8행 오동작. AND 게이팅의 원리상 한계, 청구 범위 밖 | 범위 밖 |
| 17~18 | R_Post로 PT4 켜서 QB=VGH, TG 끔 | 도 4 재현 구간 ④ | R_Post 로우 → QB 상승 → Q 하강 → Gout VGL | 확인 |
| 19~20 | CMOS 게이트 구동회로 전체 동작 | S0 8단 시프트 | 8행 모두 자기 슬롯에 한 번씩, 이상 출력 0 | 확인 |
| 21~22 | 제어 스위치가 인버터 속도를 높임 | 스위치 있음 vs 없음(NT3/4 3배) | QB 세트 하강 78 ns vs 137 ns | 확인 |
| 23 | 더미 단이 마지막 단 QB를 VGH로 유지 | S0 8단 + 더미 | 마지막 8단 정상 리셋. 더미 내부 회로는 특허에 없어 가정 | 부분 |
| [0067] 등 | 좌우 인터레이스 배치 | — | SR_A만 시뮬레이션 | 못 함 |
| 표시장치 | LCD/OLED 표시장치 적용 효과 | — | 화소·패널 수준 모델 없음 | 못 함 |
집계: 확인 9묶음(1, 2~4([0116] 포함), 5~6, 7·9, 11~13, 14~16, 17~18, 19~20, 21~22) · 부분/조건부 3(8, 10, 23) · 못 함 2(인터레이스, 표시장치).
7. 도 4 동작 순서 재현
3번째 단의 노드 9개를 특허 도 4와 같은 순서로 놓았다. 구간 ①에는 QB 노이즈를 일부러 넣었다(도 4의 "Noise" 표시).
도 4와 시뮬레이션은 구간별 노드 레벨과 전이 순서가 모두 일치했다. 차이는 두 가지다. Q가 출력 구간 시작 때 CLK_A 결합으로 순간적으로 VGH 위로 튄다. QB는 TG 결합으로 VGL 아래로 순간 튄다. 둘 다 수십 ns짜리 결합 스파이크이고 논리에는 영향이 없었다.
8. 보호 기능 3종: 발명 회로 vs 보호 소자 제거
랜덤 초기값 비교 회로에서는 이상 출력이 이웃 단의 정상 출력까지 지웠다. 잘못 래치된 2단이 슬롯 0에 출력하면 R2가 로우가 된다. 그 직후 1단의 샘플이 끝나는 순간 PT3·PT4가 함께 켜져 QB1이 VGH로 돌아가고, 1단이 스스로 리셋되어 1행 펄스가 사라졌다. VGH/VGL 10/0 V에서는 이 현상이 없어 7행, ±8 V에서는 8행이었다.
9. 버퍼 TG와 PT5/NT5 스위치 단독 시험
9-1. TG는 왜 필요한가 ([0116], 청구항 3~4)
| 버퍼 풀업 | 행 끝 하이 (V) | 상승 10→90 % (ns) | 클록 하강 후 레벨 (V) | 하강 90→10 % (ns) |
|---|---|---|---|---|
| TG (PT6 ∥ NT6) | 8.00 | 119 | -7.94 | 122 |
| PT6만 | 8.00 | 115 | -5.36 | 993 |
| NT6만 | 7.07 | 705 | -7.94 | 125 |
출력 구간에는 QB=VGL이라 풀다운 NT8이 꺼져 있다. 그래서 클록이 떨어질 때 Gout을 끌어내리는 길은 TG뿐이다. PMOS만으로는 VGL+|Vth| 근처에서 멈추고, NMOS만으로는 하이가 Vth만큼 깎인다. 특허 [0116]의 "NMOS 1~10 V, PMOS 0~9 V, TG 0~10 V" 설명과 같은 양상이다.
9-2. PT5/NT5는 무엇을 하나 (청구항 11~13, 21~22)
| 구성 | NT3/NT4 W | QB 세트 하강 90→10 % (ns) | 오동작 행 |
|---|---|---|---|
| PT5/NT5 있음 (특허) | 20 µm | 78 | 0 |
| PT5/NT5 단락 | 20 µm | 세트 안 됨 | 8 |
| PT5/NT5 단락 | 60 µm | 137 | 0 |
세트 순간 캐리가 PT5를 끄면 INV2의 풀업 경로가 끊긴다. 그래서 NT3·NT4가 PT2와 싸우지 않고 QB를 내린다. 리셋 때는 R_Post가 NT5로 풀다운 경로를 끊는다. 스위치가 없으면 래치를 이기기 위해 NT3/NT4를 키워야 하고, 그래도 더 느리다. "비중첩 인가로 인버터 속도가 증가한다"는 청구항 22의 설명과 맞는다.
10. 정상 동작 수치 (S0, 4번째 단)
| 항목 | 값 |
|---|---|
| 단 출력 Gout4 하이 레벨 (V) | 8.00 |
| 단 출력 Gout4 상승 10→90 % (ns) | 61.65 |
| 단 출력 Gout4 하강 90→10 % (ns) | 63.58 |
| 행 끝 Row4 하이 레벨 (V) | 8.00 |
| 행 끝 Row4 상승 10→90 % (ns) | 118.77 |
| 행 끝 Row4 하강 90→10 % (ns) | 122.44 |
| Q4 출력 구간 평균 (V) | 8.00 |
| QB4 출력 구간 평균 (V) | -8.00 |
| 단 출력 Gout4 비선택 구간 최대 (V) | -7.98 |
11. 특허 문서 내부 불일치 (검증 중 발견)
| 위치 | 내용 | 처리 |
|---|---|---|
| 도 5b | NT4 게이트 = CLK_A, TG 입력 = CLK_B로 표기. 도 3a·본문 [0119][0127]·청구항 4·15·도 4는 반대(NT4=CLK_B, TG=CLK_A) | 도 5b 표기 오기로 판단, 도 3a·본문을 따름 |
| 도 3a vs [0127] | 도면은 QB–NT4–NT3–VGL 순서, 본문은 "NT4 소스=VGL" | 본문 순서 사용. 직렬이라 논리 동작은 같음 |
| [0159] | 리셋 라인이 "제2 NMOS 소스"에 연결된다고 기술. 청구항 1·[0102]·도 3a는 제1 PMOS 소스 | 청구항을 따름 |
| [0100] 등 | "Q노드(QB)" 식으로 Q와 QB 부호가 여러 곳에서 섞임 | 도면 기준으로 해석 |
| [0134] | "게이트 전압이 게이트 로우 전압(VGH)으로" — 로우/VGH 혼용 | 도 5b 흐름(Gout=VGL → R=VGH)으로 해석 |
12. 부록
시나리오 파형 전체
각 그림: 위부터 RST·VST·클록 / 8개 행 출력(회색=구간 ①) / 3단 Q·QB·R / 6단 Q·QB·R.
시스템 블록 (특허 도 2)
검증 환경과 재현
- 시뮬레이터: ngspice 45.2,
method=gear,reltol=1e-4, 20 ns 스텝,uic로 초기값 지정 - TFT 모델:
models/tft.va(자체 구축, LTPS-PMOS / IGZO-NMOS 통합 컴팩트 모델, 전하 기반 게이트 용량) → OpenVAF로 OSDI 컴파일 - 카드:
models/fresh_cards_25C.json
python3 run_all.py # 8개 시나리오 → fig/, netlists/, results.json python3 make_report.py # 이 보고서 재생성 (추가 시험 포함)
파일: gip_lgd.py(넷리스트 생성·판정), run_all.py, make_report.py, netlists/*.cir(단독 실행용), extra_checks.json, report_metrics.json.