시프트 레지스터 및 이를 이용한 표시장치
핵심 아이디어Key idea — Q를 프리차지하는 TFT의 게이트를 띄워 두고 그 TFT 자신의 커플링으로 VGH 위까지 끌어올려, Q가 Vth만큼 손해 보지 않고 VGH로 차게 했다.The gate of the TFT that precharges Q is left floating and pulled above VGH by that TFT's own coupling, so Q charges to VGH without losing a threshold voltage.
특허 요약Patent in brief — LG디스플레이의 NMOS 시프트 레지스터다. 세트부의 Ts1·Ts2·Ts3가 프리차징 세트 TFT(Tsp, 게이트를 공유하는 3개 직렬)의 게이트 노드 S를 충전·클램프·방전하고, Tsp의 Cgs 커플링으로 S가 VGH 위로 올라가 Q 노드를 VGH−Vth가 아닌 VGH로 프리차지한다고 주장한다. 스캔 출력(Tpu1)과 캐리(Tpu2) 풀업을 분리하고, 직렬 Tsp로 고접합 스트레스(HJS)를 분산한다고 쓴다.LG Display NMOS shift register. Ts1, Ts2, Ts3 charge, clamp and discharge node S, the shared gate of the precharge set TFT Tsp (three in series); Cgs coupling lifts S above VGH so Q is precharged to VGH rather than VGH − Vth. Scan (Tpu1) and carry (Tpu2) pull-ups are separate, and the series Tsp is said to spread high-junction stress (HJS).
검증 결론Verification result — 프리차지 주장은 재현됐다. 모든 TFT의 Vth를 0/+1/+2 V 올렸을 때 발명의 Q 프리차지는 7.59/7.58/7.49 V로 거의 그대로였고, 다이오드 프리차지 비교예는 7.10/6.10/5.11 V로 Vth만큼 떨어졌다. 다만 VGH(8 V)까지는 약 0.4 V 모자랐다. HJS 분산은 이 조건에서 재현되지 않았다: 부트스트랩 구간에 직렬 중간 노드가 따라오지 못해 Q 쪽 한 단에 32 V가 걸렸다.The precharge claim is reproduced: with every TFT's Vth raised 0/+1/+2 V the invention's Q precharge stayed at 7.59/7.58/7.49 V, while the diode-precharge comparison fell 7.10/6.10/5.11 V, losing the threshold. It still falls about 0.4 V short of VGH (8 V). HJS spreading was not reproduced here: during bootstrap the series mid-nodes do not follow, so the Q-side segment alone sees 32 V.
해결하려는 과제Problem
NMOS로만 만든 GIP에서 다이오드로 Q를 프리차지하면 Q가 VGH−Vth까지만 찬다. TFT가 열화해 Vth가 오를수록 부트스트랩이 약해져 출력이 느려지고 회로 수명이 줄어든다.In an NMOS-only GIP, precharging Q through a diode stops at VGH − Vth; as the TFTs age and Vth rises, the bootstrap weakens, the output slows and the circuit's life shortens.
공보 요약 원문 보기Show the publication abstract
본 발명의 일 실시예에 따른 시프트 레지스터는 서로 종속적으로 접속된 복수의 스테이지가 제공된다. 각 스테이지는 Q노드(Q)를 프리차징 전압(Vpc)으로 제어하는 제1 내지 제3 세트 트랜지스터(Ts1 내지 Ts3) 및 Q노드(Q)에프리차징 전압(Vpc)을 인가하는 프리차징 세트 트랜지스터(Tsp)를 구비한 세트부, Q노드(Q)에 의해 제어되며, 클럭 단자(CK)에 공급되는 제n 번째 클럭(CLK(N))을 출력 단자(OUT)를 통해 스캔 출력(Gout(N))으로 출력하는 제1 풀업 트랜지스터(Tpu1)와, 제n 번째 클럭(CLK(N))을 캐리 단자(CR)를 통해 캐리 신호(CRY(N))로 출력하는 제2 풀업 트랜지스터(Tpu2)를 구비하는 풀업부를 포함한다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
서로 종속적으로 접속된 복수의 스테이지를 갖는 시프트 레지스터에서, 각 스테이지는, Q노드(Q)를 프리차징 전압(Vpc)으로 제어하는 제1 내지 제3 세트 트랜지스터(Ts1 내지 Ts3) 및 Q노드(Q)에 프리차징 전압(Vpc)을 인가하는 프리차징 세트 트랜지스터(Tsp)를 구비한 세트부; 및상기 Q노드(Q)에 의해 제어되며, 클럭 단자(CK)에 공급되는 제n 번째 클럭(CLK(N))을 출력 단자(OUT)를 통해 스캔 출력(Gout(N))으로 출력하는 제1 풀업… (펼치기)(more)
서로 종속적으로 접속된 복수의 스테이지를 갖는 시프트 레지스터에서, 각 스테이지는, Q노드(Q)를 프리차징 전압(Vpc)으로 제어하는 제1 내지 제3 세트 트랜지스터(Ts1 내지 Ts3) 및 Q노드(Q)에 프리차징 전압(Vpc)을 인가하는 프리차징 세트 트랜지스터(Tsp)를 구비한 세트부; 및상기 Q노드(Q)에 의해 제어되며, 클럭 단자(CK)에 공급되는 제n 번째 클럭(CLK(N))을 출력 단자(OUT)를 통해 스캔 출력(Gout(N))으로 출력하는 제1 풀업 트랜지스터(Tpu1)와, 상기 제n 번째 클럭(CLK(N))을 캐리 단자(CR)를통해 캐리 신호(CRY(N))로 출력하는 제2 풀업 트랜지스터(Tpu2)를 구비하는 풀업부를 포함하는 시프트레지스터.
청구항Claim 2 종속 → 1depends on 1
제1항에 있어서, 상기 세트부는 게이트 하이 전압(VGH)인 N-2번째 전단 캐리 신호(CRY(N-2)) 및 N+2번째 전단 캐리 신호 (CRY(N+2))를 세트 신호로 공급받아 상기 Q노드(Q)를 상기 프리차징 전압(Vpc)으로 충전하는 시프트 레지스터.
청구항Claim 3 종속 → 2depends on 2
제2항에 있어서, 상기 제1 세트 트랜지스터(Ts1)의 게이트 전극 및 드레인 전극은 다이오드 구조이고, 상기 N-2번째 전단 캐리신호(CRY(N-2))를 게이트 하이 전압(VGH)으로 공급받는 시프트 레지스터.
전체 26개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 26; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
회로Circuit
도 3과 [0068]–[0080]: Ts1(게이트=드레인=CRY(N-2), 소스=S), Ts2(게이트=소스=S, 드레인=CRY(N-2)), Ts3(게이트=CRY(N+2), 드레인=S, 소스=VSS), Tsp 3개 직렬(게이트=S, CRY(N-2)→Q), Tpu1(Q, CLK→OUT), Tpu2(Q, CLK→CR), CB(Q–OUT). 리셋부 240(Trs1·Trs2)과 CRY(N+4)도 넣었다. 노이즈 제거부·인버터·풀다운(Tpd, Ti, Tst, Tnp)은 이 검증 구간에 영향이 작아 뺐다.Fig. 3 and [0068]–[0080]: Ts1 (gate = drain = CRY(N-2), source = S), Ts2 (gate = source = S, drain = CRY(N-2)), Ts3 (gate = CRY(N+2), drain = S, source = VSS), three series Tsp (gate = S, CRY(N-2) → Q), Tpu1 (Q, CLK → OUT), Tpu2 (Q, CLK → CR), CB (Q–OUT), plus reset part 240 (Trs1, Trs2) with CRY(N+4). The noise remover, inverter and pull-downs (Tpd, Ti, Tst, Tnp) were left out as they barely affect this window.
검증 방법과 결과Method and results
도 4의 타이밍(H=2 µs, PC 2H, BS 4H)과 ±8 V로 발명과 비교예(다이오드 연결 TFT로 Q 프리차지, 도 6)를 같은 조건에서 돌렸다. S 노드가 커플링으로 8.9–10.8 V(VGH 위)까지 올라가 [0071]의 메커니즘이 보인다. 부트스트랩 피크는 발명 23.3→23.2 V, 비교예 22.9→20.9 V였다. 출력 상승(6 V 도달)은 발명 136→141 ns, 비교예 137→150 ns로 차이는 작다. Tpu1이 크고 클록이 4H라 이 조건에선 출력 자체는 둘 다 8.0 V까지 오른다.Fig. 4 timing (H = 2 µs, PC 2H, BS 4H) at ±8 V, invention vs comparison (Q precharged through a diode-connected TFT, Fig. 6). Node S is coupled up to 8.9–10.8 V, above VGH, showing the mechanism of [0071]. Bootstrap peak: invention 23.3→23.2 V, comparison 22.9→20.9 V. Output rise to 6 V: 136→141 ns vs 137→150 ns, a small gap; with a large Tpu1 and a 4H clock both outputs still reach 8.0 V here.
HJS 분산 주장에 대해On the HJS claim
[0069]는 직렬 3개로 HJS가 분산된다고 하지만, 시뮬레이션에서는 부트스트랩 구간 동안 중간 노드(m1, m2)가 Q를 따라 올라가지 못해 Q 쪽 한 단의 Vds가 32 V로 경로 전체(31.2 V)보다 컸다. 중간 노드 전위는 TFT 누설 전류의 비로 정해지는데 이 모델의 오프 누설은 단순화(GOFF)돼 있다. 실제 분산 여부는 측정된 누설 특성으로 다시 봐야 한다.[0069] says three in series spread the HJS, but in simulation the mid-nodes (m1, m2) do not follow Q during bootstrap, so the Q-side segment sees 32 V, more than the whole path (31.2 V). Mid-node voltages are set by the ratio of TFT leakage, which this model simplifies (GOFF); whether the stress really spreads must be rechecked with measured leakage.
가정Assumptions
산화물 NMOS 카드(합성 데이터, 25 °C), 소자 크기(Tpu1 600 µm, Tsp 40 µm×3, CB 1 pF 등), VGH 8 V·VSS=VGL −8 V, 게이트 라인 2 kΩ+20 pF는 모두 가정이다. 문서는 Vpc·Vinv 값과 소자 크기를 주지 않는다. [0159]의 'N+2번째 … (CRY(N-2))'는 CRY(N+2)의 오기로 보인다.Oxide NMOS card (synthetic, 25 °C), sizes (Tpu1 600 µm, Tsp 40 µm ×3, CB 1 pF, …), VGH 8 V, VSS = VGL −8 V and the 2 kΩ + 20 pF line are assumptions; the document gives neither Vpc/Vinv values nor sizes. In [0159] '(N+2)th … (CRY(N-2))' appears to be a typo for CRY(N+2).
시뮬레이션 준비도Simulation readiness — 4/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 3 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 4 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 37 문단·청구항 |
| ✗ | 소자 극성·재료Device polarity / material | |
| ✓ | 전원 전압 수치Supply voltage values | 0, 3.3 |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 0 V | … 레벨 시프터(130)는 타이밍콘트롤러(150)로부터 0V 내지 3.3V의 … |
| 3.3 V | …터(130)는 타이밍콘트롤러(150)로부터 0V 내지 3.3V의 TTL(Tran… |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
회로 카드는 특허 문장·도면을 보고 사람이 확정한 것이다. 소자 크기·전압·타이밍은 가정이다. TFT 카드는 합성 데이터에서 뽑은 25 °C 값이다.Circuit cards were confirmed by a person against the patent text and drawings. Sizes, voltages and timing are assumptions. TFT cards are 25 °C values fitted to synthetic data.
① 발명: 세트부 Ts1~3 + 직렬 Tsp (도 3) · 전체 Vth +0/+1/+2 V 통과pass
2026-10-20T22:50:24 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH all | vpc | vbs | gout | trise | vds_path | vds_seg |
|---|---|---|---|---|---|---|
| +0 | 7.593 | 23.32 | 8 | 135.8 n | 31.17 | 32 |
| +1 | 7.575 | 23.3 | 8 | 138.1 n | 31.14 | 32.99 |
| +2 | 7.49 | 23.21 | 8 | 141.2 n | 31.04 | 33.91 |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✓ | vpc > 7.5 | 7.593 |
회로 카드Circuit card
# KR 10-2018-0062185 FIG.3 set part 210 + pull-up 220 (+ reset 240), oxide NMOS TFT Ts1 N cry2 cry2 s W=20 L=4 # diode: CRY(N-2) -> S ([0068]) TFT Ts2 N cry2 s s W=10 L=4 # gate = source = S, drain = CRY(N-2): clamps S ([0073]-[0074]) TFT Ts3 N s cryp2 vss W=20 L=4 # discharges S on CRY(N+2) ([0075]) TFT Tspa N cry2 s m1 W=40 L=4 # precharge set TFT: three in series, shared gate S ([0069]) TFT Tspb N m1 s m2 W=40 L=4 TFT Tspc N m2 s q W=40 L=4 TFT Tpu1 N clk q out W=600 L=4 # scan pull-up ([0078]) TFT Tpu2 N clk q cr W=60 L=4 # carry pull-up CAP CB q out 1p # bootstrap capacitor ([0063]) TFT Trs1 N q cry4 vss W=40 L=4 # reset part 240: Q -> VSS on CRY(N+4) TFT Trs2 N out cry4 vgl W=200 L=4 # OUT -> VGL on CRY(N+4) RES Rrow out row 2k CAP Crow row 0 20p CAP Ccr cr 0 0.5p V VGH vgh DC 8 V VGL vgl DC -8 V VSS vss DC -8 # FIG.4 timing, H = 2 us: PC = 10-14u (2H), BS = 14-22u (4H) V CRY2 cry2 PULSE -8 8 10u 50n 50n 8u 1 # CRY(N-2), 4H V CLK clk PULSE -8 8 14u 50n 50n 8u 16u # CLK(N), 4H high / 4H low V CRYP2 cryp2 PULSE -8 8 18u 50n 50n 8u 1 # CRY(N+2) V CRY4 cry4 PULSE -8 8 22u 50n 50n 8u 1 # CRY(N+4) TRAN 10n 32u SWEEP DVTH ALL 0 1 2 # uniform threshold shift (aging) MEAS vpc V(q) AT 13.9u # precharge voltage at the end of PC MEAS vbs MAX V(q) FROM 14u TO 22u # bootstrap peak MEAS gout V(row) AT 21.9u MEAS trise CROSS V(row) 6 FROM 14u # row reaches 6 V PROBE V(cry2) V(s) V(q) V(clk) V(row) OPAMP DTOT vdst q cry2 A=1 # probe: voltage across the whole precharge path MEAS vds_path MAX V(vdst) FROM 14u TO 22u OPAMP DSEG vdss q m2 A=1 # probe: across one series Tsp segment MEAS vds_seg MAX V(vdss) FROM 14u TO 22u CHECK vpc > 7.5 # claim: Q precharged to VGH, not VGH - Vth
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_ts1 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_ts1 cry2 cry2 s m_ts1 .model m_ts2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_ts2 cry2 s s m_ts2 .model m_ts3 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_ts3 s cryp2 vss m_ts3 .model m_tspa tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_tspa cry2 s m1 m_tspa .model m_tspb tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_tspb m1 s m2 m_tspb .model m_tspc tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_tspc m2 s q m_tspc .model m_tpu1 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=0.0006 L=4e-06 COV=3e-10 n_tpu1 clk q out m_tpu1 .model m_tpu2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=6e-05 L=4e-06 COV=3e-10 n_tpu2 clk q cr m_tpu2 .model m_trs1 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_trs1 q cry4 vss m_trs1 .model m_trs2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=0.0002 L=4e-06 COV=3e-10 n_trs2 out cry4 vgl m_trs2 c_cb q out 1e-12 c_crow row 0 2e-11 c_ccr cr 0 5e-13 r_rrow out row 2000 v_vgh vgh 0 DC 8 v_vgl vgl 0 DC -8 v_vss vss 0 DC -8 v_cry2 cry2 0 PULSE(-8 8 1e-05 5e-08 5e-08 8e-06 1) v_clk clk 0 PULSE(-8 8 1.4e-05 5e-08 5e-08 8e-06 1.6e-05) v_cryp2 cryp2 0 PULSE(-8 8 1.8e-05 5e-08 5e-08 8e-06 1) v_cry4 cry4 0 PULSE(-8 8 2.2e-05 5e-08 5e-08 8e-06 1) e_dtot vdst 0 q cry2 1 e_dseg vdss 0 q m2 1 .control set num_threads=1 pre_osdi tft.osdi tran 1e-08 3.2e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(cry2) v(s) v(q) v(clk) v(row) v(vdst) v(vdss) .endc .end
② 비교예: 다이오드 프리차지 (도 6) · 같은 조건 불통과fail
2026-10-20T22:50:26 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH all | vpc | vbs | gout | trise | vds_path |
|---|---|---|---|---|---|
| +0 | 7.099 | 22.94 | 8 | 136.9 n | 30.85 |
| +1 | 6.102 | 21.94 | 8 | 142.2 n | 29.86 |
| +2 | 5.106 | 20.94 | 8 | 150.3 n | 28.86 |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | vpc > 7.5 | 7.099 |
회로 카드Circuit card
# KR 10-2018-0062185 comparison (FIG.6 'comparative example'): Q precharged through a diode-connected TFT TFT Tpc N cry2 cry2 q W=40 L=4 # diode precharge: Q = CRY(N-2) - Vth TFT Tpu1 N clk q out W=600 L=4 # scan pull-up ([0078]) TFT Tpu2 N clk q cr W=60 L=4 # carry pull-up CAP CB q out 1p # bootstrap capacitor ([0063]) TFT Trs1 N q cry4 vss W=40 L=4 # reset part 240: Q -> VSS on CRY(N+4) TFT Trs2 N out cry4 vgl W=200 L=4 # OUT -> VGL on CRY(N+4) RES Rrow out row 2k CAP Crow row 0 20p CAP Ccr cr 0 0.5p V VGH vgh DC 8 V VGL vgl DC -8 V VSS vss DC -8 # FIG.4 timing, H = 2 us: PC = 10-14u (2H), BS = 14-22u (4H) V CRY2 cry2 PULSE -8 8 10u 50n 50n 8u 1 # CRY(N-2), 4H V CLK clk PULSE -8 8 14u 50n 50n 8u 16u # CLK(N), 4H high / 4H low V CRYP2 cryp2 PULSE -8 8 18u 50n 50n 8u 1 # CRY(N+2) V CRY4 cry4 PULSE -8 8 22u 50n 50n 8u 1 # CRY(N+4) TRAN 10n 32u SWEEP DVTH ALL 0 1 2 # uniform threshold shift (aging) MEAS vpc V(q) AT 13.9u # precharge voltage at the end of PC MEAS vbs MAX V(q) FROM 14u TO 22u # bootstrap peak MEAS gout V(row) AT 21.9u MEAS trise CROSS V(row) 6 FROM 14u # row reaches 6 V PROBE V(cry2) V(q) V(clk) V(row) OPAMP DTOT vdst q cry2 A=1 # probe: voltage across the whole precharge path MEAS vds_path MAX V(vdst) FROM 14u TO 22u CHECK vpc > 7.5
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_tpc tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_tpc cry2 cry2 q m_tpc .model m_tpu1 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=0.0006 L=4e-06 COV=3e-10 n_tpu1 clk q out m_tpu1 .model m_tpu2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=6e-05 L=4e-06 COV=3e-10 n_tpu2 clk q cr m_tpu2 .model m_trs1 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=4e-05 L=4e-06 COV=3e-10 n_trs1 q cry4 vss m_trs1 .model m_trs2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=0.0002 L=4e-06 COV=3e-10 n_trs2 out cry4 vgl m_trs2 c_cb q out 1e-12 c_crow row 0 2e-11 c_ccr cr 0 5e-13 r_rrow out row 2000 v_vgh vgh 0 DC 8 v_vgl vgl 0 DC -8 v_vss vss 0 DC -8 v_cry2 cry2 0 PULSE(-8 8 1e-05 5e-08 5e-08 8e-06 1) v_clk clk 0 PULSE(-8 8 1.4e-05 5e-08 5e-08 8e-06 1.6e-05) v_cryp2 cryp2 0 PULSE(-8 8 1.8e-05 5e-08 5e-08 8e-06 1) v_cry4 cry4 0 PULSE(-8 8 2.2e-05 5e-08 5e-08 8e-06 1) e_dtot vdst 0 q cry2 1 .control set num_threads=1 pre_osdi tft.osdi tran 1e-08 3.2e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(cry2) v(q) v(clk) v(row) v(vdst) .endc .end