픽셀 구동 회로 및 OLED 디스플레이 장치
핵심 아이디어Key idea — 2T1C에 TFT 두 개(T3·T4)를 더해, 보상 구간에 데이터 전압과 기준 전압으로 구동 TFT의 전류를 정해서 구동 TFT의 Vth를 보상한다.Two TFTs (T3, T4) are added to a 2T1C so that, during compensation, the data and a reference voltage set the drive-TFT current and compensate its Vth.
특허 요약Patent in brief — CSOT의 4T1C OLED 픽셀 회로다. 2T1C에 T3(스캔 게이트)·T4(데이터 게이트)를 더해, 보상 구간에 데이터 신호와 제2 기준 전압(Vb)으로 구동 TFT T1의 전류를 제어해 T1 문턱 전압을 보상한다고 주장한다. 청구항 1은 발광 구간 Vgs가 Vth1을 포함하는 식을 만족한다고 쓴다.CSOT 4T1C OLED pixel. On top of 2T1C, T3 (scan-gated) and T4 (data-gated) let the data signal and a second reference voltage (Vb) control the drive TFT T1 current during compensation, claimed to compensate T1's threshold. Claim 1 states an equation for the emission Vgs that contains Vth1.
검증 결론Verification result — 보상 효과는 있으나 완전하지 않았다. 구동 TFT Vth를 ±0.5 V 흔들었을 때 OLED 전류 편차는 2T1C 245%에서 4T1C 44%로 약 5.5배 줄었지만, 목표 5%에는 못 미쳤다. 자극 전압·타이밍·W/L은 내가 정한 값이라 최적점이 아니다.Compensation is present but partial: with the drive TFT Vth shifted ±0.5 V the OLED current spread fell from 245 % (2T1C) to 44 % (4T1C), about 5.5×, short of the 5 % target. Stimulus voltages, timing and W/L are my assumptions, not an optimum.
해결하려는 과제Problem
2T1C 화소는 구동 TFT의 Vth가 움직이면 OLED 전류가 그대로 따라 변해 밝기가 달라진다.In a 2T1C pixel any shift in the drive TFT's threshold changes the OLED current, and so the brightness, one for one.
공보 요약 원문 보기Show the publication abstract
본 발명에는 픽셀 구동 회로 및 OLED 디스플레이 장치가 개시된다. 상기 픽셀 구동 회로는: 제1 박막트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 커패시터 및 유기 발광다이오드;를 포함하며, 제3 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스는 제4 박막트랜지스터의 드레인에 연결되며, 드레인은 제1 박막 트랜지스터의 소스에 연결되고; 제4 박막 트랜지스터의 게이트에는 데이터 신호가 연결되며, 소스에는 제2 기준 전압 신호가 연결된다. 본 발명의 픽셀 구동 회로는 제4 박막 트랜지스터를 도입하여, 문턱 전압 보상 단계에서 데이터 신호 및 제2 기준 전압 신호를 이용하여 제1 박막트랜지스터를 통해 흐르는 전류에 대한 제어를 실현할 수 있고, 따라서 제1 박막 트랜지스터, 즉 구동 박막 트랜지스터의 문턱 전압에 대한 보상을 실현할 수 있다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 커패시터 및 유기 발광 다이오드;를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 제1 노드에 전기적으로 연결되고, 소스는 제2 노드에 전기적으로 연결되며, 드레인에는 전원 신호가 전기적으로 연결되며; 상기 제2 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스에는 제1 기준 전압 신호가 전기적으로 연결되며, 드레인은 상기 제1 노드에 전기적으로 연결… (펼치기)(more)
제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 커패시터 및 유기 발광 다이오드;를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 제1 노드에 전기적으로 연결되고, 소스는 제2 노드에 전기적으로 연결되며, 드레인에는 전원 신호가 전기적으로 연결되며; 상기 제2 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스에는 제1 기준 전압 신호가 전기적으로 연결되며, 드레인은 상기 제1 노드에 전기적으로 연결되며; 상기 제3 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스는 상기 제4 박막 트랜지스터의드레인에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트에는 데이터 신호가 전기적으로 연결되고, 소스에는 제2 기준 전압 신호가전기적으로 연결되며; 상기 커패시터의 일단은 제1 노드에 전기적으로 연결되고, 타단은 제2 노드에 전기적으로 연결되며; 상기 발광 다이오드의 양극은 제2 노드에 전기적으로 연결되고, 상기 발광 다이오드의 음극은 접지단에 전기적으로 연결되며; 상기 제1 기준 전압 신호는 상기 전원 신호이고; 발광 단계에서, 상기 제1 박막 트랜지스터의 게이트·소스 전압은 하기 식을 만족하며: ; Vgs는 상기 제1 박막 트랜지스터의 게이트·소스 전압이고, Vb는 상기 제2 기준 전압 신호가 제공하는 제2 기준전압이며, 는 상기 제4 박막 트랜지스터 채널의 폭과 길이의 비이고, 은 상기 제1 박막 트랜지스터채널의 폭과 길이의 비이며, VDATA1은 상기 데이터 신호가 제공하는 디스플레이 데이터 신호 고전위이고, Vth3 은 상기 제3 박막 트랜지스터의 문턱 전압이며, Vth1은 상기 제1 박막 트랜지스터의 문턱 전압인 픽셀 구동 회로.
청구항Claim 2 종속 → 1depends on 1
제1항에 있어서, 상기 제2 기준 전압 신호는 고정 저전압이고, 상기 전원 신호, 상기 스캔 신호, 상기 데이터 신호는 서로 결합하여 선후로 문턱전압 보상 단계 및 발광 단계에 대응되고; 상기 문턱전압 보상 단계에서, 상기 전원 신호는 기준 저전위이고, 상기 데이터 신호는 디스플레이 데이터 신호고전위이며, 상기 스캔 신호는 고전위이고; 상기 발광 단계에서, 상기 전원 신호는 고전위이고, 상기 데이터 신호는 저전위이며, 상기 스캔 신호는 저전위인 픽셀 구동 회로.
청구항Claim 3 독립independent
제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 커패시터 및 유기 발광 다이오드;를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 제1 노드에 전기적으로 연결되고, 소스는 제2 노드에 전기적으로 연결되며, 드레인에는 전원 신호가 전기적으로 연결되며; 상기 제2 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스에는 제1 기준 전압 신호가 전기적으로 연결되며, 드레인은 상기 제1 노드에 전기적으로 연결… (펼치기)(more)
제1 박막 트랜지스터, 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 커패시터 및 유기 발광 다이오드;를 포함하고, 상기 제1 박막 트랜지스터의 게이트는 제1 노드에 전기적으로 연결되고, 소스는 제2 노드에 전기적으로 연결되며, 드레인에는 전원 신호가 전기적으로 연결되며; 상기 제2 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스에는 제1 기준 전압 신호가 전기적으로 연결되며, 드레인은 상기 제1 노드에 전기적으로 연결되며; 상기 제3 박막 트랜지스터의 게이트에는 스캔 신호가 전기적으로 연결되고, 소스는 상기 제4 박막 트랜지스터의드레인에 전기적으로 연결되며, 드레인은 상기 제2 노드에 전기적으로 연결되고; 상기 제4 박막 트랜지스터의 게이트에는 데이터 신호가 전기적으로 연결되고, 소스에는 제2 기준 전압 신호가전기적으로 연결되며; 상기 커패시터의 일단은 제1 노드에 전기적으로 연결되고, 타단은 제2 노드에 전기적으로 연결되며; 상기 발광 다이오드의 양극은 제2 노드에 전기적으로 연결되고, 상기 발광 다이오드의 음극은 접지단에 전기적으로 연결되는 픽셀 구동 회로.
전체 20개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 20; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
회로Circuit
청구항 1: T1(게이트 n1, 소스 n2, 드레인 전원), T2(게이트 스캔, 소스 제1 기준 전압=전원, 드레인 n1), T3(게이트 스캔, 소스→T4 드레인, 드레인 n2), T4(게이트 데이터, 소스 Vb), C(n1–n2), OLED(n2→접지). 규칙 기반 초안이 이 연결을 그대로 뽑았다.Claim 1: T1 (gate n1, source n2, drain supply), T2 (gate scan, source first reference = supply, drain n1), T3 (gate scan, source → T4 drain, drain n2), T4 (gate data, source Vb), C (n1–n2), OLED (n2 → ground). The rule-based draft extracted exactly this.
검증 방법과 결과Method and results
VDD 8 V, Vb 0 V, 스캔 −5→12 V(6 µs), 데이터 4 V로 두고 T1 Vth를 −0.5/0/+0.5 V 바꿔 발광 구간 OLED 전류를 쟀다. 4T1C 36.9/29.9/23.7 µA, 2T1C 1.61 µA/610 nA/117 nA였다. 첫 초안 그대로(VREF1=0 V)는 OLED가 꺼져 판정이 무효 처리됐다.VDD 8 V, Vb 0 V, scan −5→12 V (6 µs), data 4 V; T1 Vth −0.5/0/+0.5 V; OLED current in emission: 4T1C 36.9/29.9/23.7 µA, 2T1C 1.61 µA/610 nA/117 nA. The raw draft (VREF1 = 0 V) left the OLED off and the check was marked invalid.
해석상 주의Interpretation notes
청구항 1의 식은 Vgs가 Vth1뿐 아니라 Vth3와 W/L 비에 의존한다고 쓴다. 즉 보상은 T3의 Vth가 T1과 같이 움직일 때(같은 열화) 좋아진다. 이번 실행은 T1만 흔들었으므로 이 조건에선 보상이 부분적으로 나오는 것이 자연스럽다. T1과 T3를 함께 흔드는 실행이 다음 검증 항목이다.Claim 1's equation makes Vgs depend on Vth3 and the W/L ratio as well as Vth1, so compensation is best when T3's Vth tracks T1's. Only T1 was shifted here, so partial compensation is expected; shifting T1 and T3 together is the next check.
가정Assumptions
산화물 NMOS 카드(합성 데이터, 25 °C), W/L(T1 20/4 µm 등), 전압·타이밍, OLED 다이오드 모델 모두 가정이다.Oxide NMOS card (synthetic data, 25 °C), W/L (T1 20/4 µm, …), voltages, timing and the OLED diode model are all assumptions.
시뮬레이션 준비도Simulation readiness — 5/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 3, 5 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 2, 4, 6 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 19 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✓ | 전원 전압 수치Supply voltage values | 0, 0.5, -0.5 |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 0 V | … 전압(Vth1)의 드리프트 값(△Voled)이 각각 0V, +0.5V, -… |
| 0.5 V | …th1)의 드리프트 값(△Voled)이 각각 0V, +0.5V, -0.5V일 경… |
| -0.5 V | …드리프트 값(△Voled)이 각각 0V, +0.5V, -0.5V일 경우, 유기 발… |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
회로 카드는 특허 문장·도면을 보고 사람이 확정한 것이다. 소자 크기·전압·타이밍은 가정이다. TFT 카드는 합성 데이터에서 뽑은 25 °C 값이다.Circuit cards were confirmed by a person against the patent text and drawings. Sizes, voltages and timing are assumptions. TFT cards are 25 °C values fitted to synthetic data.
4T1C 청구항 1 (도 3) · T1 Vth ±0.5 V 불통과fail
2026-10-20T21:51:05 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH t1 | ioled |
|---|---|
| -0.5 | 36.91 µ |
| +0 | 29.94 µ |
| +0.5 | 23.67 µ |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD ioled < 5% | 44.21 % |
회로 카드Circuit card
# claim 1 of KR 10-2019-0129948, edited against FIG.3: VREF1 = power signal (claim 1), Vb = fixed low TFT T1 N vdd n1 n2 W=20 L=4 TFT T2 N n1 scan vdd W=10 L=4 TFT T3 N n2 scan n_t4d W=10 L=4 TFT T4 N n_t4d data vref2 W=10 L=4 CAP C n1 n2 0.3p OLED D n2 0 V VDD vdd DC 8 V VREF2 vref2 DC 0 V SCAN scan PULSE -5 12 10u 50n 50n 6u 1 V DATA data PWL 0 -5 9u -5 9.05u 4 16.5u 4 16.55u -5 TRAN 20n 40u PROBE V(scan) V(n1) V(n2) I(D) SWEEP DVTH T1 -0.5 0 0.5 MEAS ioled I(D) AT 35u CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t1 tft CI=0.000345 VTH=0.09477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t1 vdd n1 n2 m_t1 .model m_t2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t2 n1 scan vdd m_t2 .model m_t3 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t3 n2 scan n_t4d m_t3 .model m_t4 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t4 n_t4d data vref2 m_t4 c_c n1 n2 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d n2 xo_d 0 d_d xo_d 0 doled c_oled_d n2 0 5e-14 v_vdd vdd 0 DC 8 v_vref2 vref2 0 DC 0 v_scan scan 0 PULSE(-5 12 1e-05 5e-08 5e-08 6e-06 1) v_data data 0 PWL(0 -5 9e-06 -5 9.05e-06 4 1.65e-05 4 1.655e-05 -5) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 4e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(scan) v(n1) v(n2) i(v_om_d) .endc .end
비교: 종래 2T1C (도 1) · T1 Vth ±0.5 V 불통과fail
2026-10-20T21:51:07 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)
| DVTH t1 | ioled |
|---|---|
| -0.5 | 1.609 µ |
| +0 | 609.6 n |
| +0.5 | 116.5 n |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD ioled < 5% | 244.74 % |
회로 카드Circuit card
# Pixel 2T1C (oxide NMOS) — reference circuit without Vth compensation TFT T1 N vdd n1 n2 W=20 L=4 # driving TFT TFT T2 N n1 scan data W=10 L=4 # switching TFT CAP Cst n1 n2 0.3p OLED D n2 0 V VDD vdd DC 8 V SCAN scan PULSE -5 12 10u 50n 50n 6u 1 V DATA data PWL 0 0 9u 0 9.05u 4 16.5u 4 16.55u 0 TRAN 20n 40u PROBE V(scan) V(n1) V(n2) I(D) SWEEP DVTH T1 -0.5 0 0.5 # driving TFT threshold shift MEAS ioled I(D) AT 35u CHECK SPREAD ioled < 5% # compensation target: OLED current within 5 %
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear .model m_t1 tft CI=0.000345 VTH=0.09477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=2e-05 L=4e-06 COV=3e-10 n_t1 vdd n1 n2 m_t1 .model m_t2 tft CI=0.000345 VTH=0.59477589 U0=11.824568 GAMMA=0.20829257 SS=0.14699661 LAMBDA=0.0098228015 GOFF=2.0128719e-16 POL=-1 TEMPK=298.15 W=1e-05 L=4e-06 COV=3e-10 n_t2 n1 scan data m_t2 c_cst n1 n2 3e-13 .model doled D(IS=1e-22 N=2.5 RS=2k) v_om_d n2 xo_d 0 d_d xo_d 0 doled c_oled_d n2 0 5e-14 v_vdd vdd 0 DC 8 v_scan scan 0 PULSE(-5 12 1e-05 5e-08 5e-08 6e-06 1) v_data data 0 PWL(0 0 9e-06 0 9.05e-06 4 1.65e-05 4 1.655e-05 0) .control set num_threads=1 pre_osdi tft.osdi tran 2e-08 4e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(scan) v(n1) v(n2) i(v_om_d) .endc .end