OLED 구동 특성 검출 회로 및 이를 포함하는 유기 발광 표시 장치
핵심 아이디어Key idea — 두 센싱 채널을 각각 두 시점에 샘플링하고 커패시터 네 개를 엇갈려 묶어서, 두 채널에 공통으로 들어온 노이즈와 적분기 오프셋을 빼고 두 전류의 차이만 읽는다.Each of two sensing channels is sampled at two times and the four capacitors are cross-connected, so noise common to both channels and the integrator offsets cancel and only the current difference is read.
특허 요약Patent in brief — 삼성전자의 OLED 구동 특성(전류) 검출 회로다. 두 센싱 채널마다 전류 적분기를 두고, 각 적분 출력을 서로 다른 두 시점(t4, t5)에 커패시터 4개에 나눠 저장한 뒤 전송 구간에 엇갈려 묶어 FDA로 보낸다. 출력은 [(Vb−Va)−(Vd−Vc)]/2가 되어 두 채널에 공통인 노이즈와 적분기 오프셋이 빠진다.Samsung OLED drive-characteristic (current) sensing circuit. Each of two sensing channels has a current integrator; each integrator output is stored on two capacitors at t4 and t5, and the four capacitors are cross-connected into the FDA during transfer. The output is [(Vb−Va)−(Vd−Vc)]/2, so noise common to both channels and the integrator offsets cancel.
검증 결론Verification result — 청구항 1의 '공통 노이즈 제거'는 성립한다. 공통 노이즈를 0·1·2배로 키워도 발명 출력은 199.7 mV(이론 200 mV)로 그대로였고, 종래 단일 샘플링은 2.055→1.855 V로 흔들렸다. 단, 두 채널의 노이즈 결합이 10% 다르면 노이즈 1배당 5 mV가 남는다(종래의 약 1/20). 특허는 이 정합 조건을 밝히지 않는다.Claim 1's common-noise removal holds: scaling the common noise ×0/×1/×2 left the output at 199.7 mV (200 mV ideal), while conventional single sampling moved 2.055→1.855 V. With a 10 % coupling mismatch between channels, 5 mV per noise unit remains (about 1/20 of the conventional error). The patent does not state this matching condition.
해결하려는 과제Problem
외부 보상을 하려면 화소 전류(nA 단위)를 읽어야 한다. 그런데 패널 전원 노이즈, 스위치 커플링, 적분기 오프셋이 측정값에 그대로 섞여 결과가 틀어진다.External compensation has to read nanoampere pixel currents, but panel supply noise, switch coupling and integrator offsets add directly to the measurement and corrupt it.
공보 요약 원문 보기Show the publication abstract
OLED 구동 특성 검출 회로가 제공된다. 본 발명의 몇몇 실시 예에 따른 OLED 구동 특성 검출 회로는, 제1 센싱채널을 통해 제1 전류를 입력받고, 제1 전류에 기초하여 제1 샘플링 전압을 출력하는 제1 전류 적분기, 제2 센싱채널을 통해 제2 전류를 입력받고, 제2 전류에 기초하여 제2 샘플링 전압을 출력하는 제2 전류 적분기 및 제1 및제2 샘플링 전압을 입력받아 저장 및 홀딩하고, 제1 및 제2 샘플링 전압에 포함되는 공통 노이즈 성분을 제거하는 샘플링부를 포함하되, 샘플링부는, 제1 전류 적분기의 출력단과 연결되어 제1 샘플링 전압을 저장 및 홀딩하는 제1 샘플링 커패시터 및 제2 샘플링 커패시터, 제2 전류 적분기의 출력단과 연결되어 제2 샘플링 전압을 저장및 홀딩하는 제3 샘플링 커패시터 및 제4 샘플링 커패시터 및 제1 내지 제4 샘플링 커패시터 각각의 일단을 서로연결하는 복수의 스위치들을 포함한다.
청구항 1~3Claims 1–3
청구항Claim 1 독립independent
제1 센싱 채널을 통해 제1 전류를 입력받고, 상기 제1 전류에 기초하여 제1 샘플링 전압을 출력하는 제1 전류적분기; 제2 센싱 채널을 통해 제2 전류를 입력받고, 상기 제2 전류에 기초하여 제2 샘플링 전압을 출력하는 제2 전류적분기; 및상기 제1 및 제2 샘플링 전압을 입력받아 저장 및 홀딩하고, 상기 제1 및 제2 샘플링 전압에 포함되는 공통 노이즈 성분을 제거하는 샘플링부를 포함하되, 상기 샘플링부는, 상기 제1 전류 적분기의 출력단과 연결되어 상기 제… (펼치기)(more)
제1 센싱 채널을 통해 제1 전류를 입력받고, 상기 제1 전류에 기초하여 제1 샘플링 전압을 출력하는 제1 전류적분기; 제2 센싱 채널을 통해 제2 전류를 입력받고, 상기 제2 전류에 기초하여 제2 샘플링 전압을 출력하는 제2 전류적분기; 및상기 제1 및 제2 샘플링 전압을 입력받아 저장 및 홀딩하고, 상기 제1 및 제2 샘플링 전압에 포함되는 공통 노이즈 성분을 제거하는 샘플링부를 포함하되, 상기 샘플링부는, 상기 제1 전류 적분기의 출력단과 연결되어 상기 제1 샘플링 전압을 저장 및 홀딩하는 제1 샘플링 커패시터 및제2 샘플링 커패시터; 상기 제2 전류 적분기의 출력단과 연결되어 상기 제2 샘플링 전압을 저장 및 홀딩하는 제3 샘플링 커패시터 및제4 샘플링 커패시터; 및상기 제1 내지 제4 샘플링 커패시터 각각의 일단을 서로 연결하는 복수의 스위치들을 포함하는 유기 발광 다이오드(OLED) 구동 특성 검출 회로.
청구항Claim 2 종속 → 1depends on 1
제1항에 있어서, 상기 샘플링부는, 상기 제1 전류 적분기의 출력단과 상기 제1 샘플링 커패시터 사이에 연결되는 제1 샘플링 스위치; 상기 제1 전류 적분기의 출력단과 상기 제2 샘플링 커패시터 사이에 연결되는 제2 샘플링 스위치; 상기 제2 전류 적분기의 출력단과 상기 제3 샘플링 커패시터 사이에 연결되는 제3 샘플링 스위치; 및상기 제2 전류 적분기의 출력단과 상기 제4 샘플링 커패시터 사이에 연결되는 제4 샘플링 스위치를 더포함하되, 상기 제1 및 제3 샘… (펼치기)(more)
제1항에 있어서, 상기 샘플링부는, 상기 제1 전류 적분기의 출력단과 상기 제1 샘플링 커패시터 사이에 연결되는 제1 샘플링 스위치; 상기 제1 전류 적분기의 출력단과 상기 제2 샘플링 커패시터 사이에 연결되는 제2 샘플링 스위치; 상기 제2 전류 적분기의 출력단과 상기 제3 샘플링 커패시터 사이에 연결되는 제3 샘플링 스위치; 및상기 제2 전류 적분기의 출력단과 상기 제4 샘플링 커패시터 사이에 연결되는 제4 샘플링 스위치를 더포함하되, 상기 제1 및 제3 샘플링 스위치는 제1 구간에서 턴-오프(turn-off)되고, 상기 제2 및 제4 샘플링 스위치는 상기제1 구간과 다른 제2 구간에서 턴-오프되는 OLED 구동 특성 검출 회로.
청구항Claim 3 종속 → 1depends on 1
제1항에 있어서, 상기 샘플링부는, 상기 제1 내지 제4 샘플링 커패시터에 각각 연결되어 샘플링 기준 전압이 상기 제1 내지 제4 샘플링 커패시터 각각에 인가되도록 동작하는 복수의 기준 스위치들을 더 포함하는 OLED 구동 특성 검출 회로.
전체 10개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 10; the rest are in the source PDF.
회로 관련 주요 키워드Key circuit keywords
요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.
해석Analysis
Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.
회로Circuit
도 6: ITG1·ITG2(OP앰프 + 적분 커패시터 + 리셋 스위치), S/H1(Cs1·Cs2, SW_SP1·SW_SN1), S/H2(Cs3·Cs4, SW_SP2·SW_SN2), 하단을 묶는 SW_ST, 상단을 FDA로 보내는 SW_H, 하단을 VCM에 두는 SW_RST, FDA와 ADC다. 전송 때 Cs1·Cs4는 FDA(−), Cs2·Cs3는 FDA(+)로 간다([0081]).Fig. 6: ITG1/ITG2 (op-amp + integrating capacitor + reset switch), S/H1 (Cs1, Cs2 via SW_SP1, SW_SN1), S/H2 (Cs3, Cs4 via SW_SP2, SW_SN2), SW_ST tying the bottom plates, SW_H to the FDA, SW_RST to VCM, then FDA and ADC. During transfer Cs1, Cs4 go to FDA(−) and Cs2, Cs3 to FDA(+) ([0081]).
동작Operation
도 9: t1–t2 적분기 리셋, t4에 SW_SP 오프로 Va·Vc 저장, t5에 SW_SN 오프로 Vb·Vd 저장, t6–t7에 SW_ST·SW_H 온. 각 채널은 두 시점의 차(기울기)를 쓰므로 오프셋이 빠지고, 두 채널의 차를 쓰므로 공통 노이즈가 빠진다. 출력은 결국 두 채널 전류의 차에 비례한다.Fig. 9: integrator reset t1–t2, Va/Vc held when SW_SP opens at t4, Vb/Vd when SW_SN opens at t5, SW_ST and SW_H on during t6–t7. Each channel uses a difference in time (slope) so offsets cancel; the two channels are subtracted so common noise cancels. The output is proportional to the difference of the two channel currents.
검증 방법과 결과Method and results
TFT가 없는 아날로그 회로라 이상적 OP앰프·스위치·전류원으로 동작 원리만 검증했다. 패널 노이즈(0.2 V 사각파)를 1 pF로 두 센싱 라인에 결합시키고, 채널 전류 100 nA·60 nA, 적분기 오프셋 +5 mV·−3 mV를 넣었다. 출력은 노이즈·오프셋과 무관하게 200 mV였다. 결합 용량을 1 pF·0.9 pF로 어긋나게 하면 잔류가 생긴다.Analog circuit without TFTs, so ideal op-amps, switches and current sources check the principle. Panel noise (0.2 V square) couples into both sensing lines through 1 pF; channel currents 100 nA / 60 nA; integrator offsets +5 mV / −3 mV. The output stayed at 200 mV regardless of noise and offset; mismatched coupling (1 pF vs 0.9 pF) leaves a residue.
해석상 주의Interpretation notes
출력이 두 채널 전류의 '차'이므로, 한 픽셀의 절대 전류가 필요하면 다른 채널이 기준(알려진 전류)이어야 한다. 명세서는 두 채널에 무엇을 연결하는지 청구항 수준에서 한정하지 않는다. [0081]의 '비반전 입력 단자(-)'는 '(+)'의 오기로 보인다.The output is a difference of two channel currents, so an absolute pixel current needs the other channel to be a known reference; the claims do not fix what the second channel senses. In [0081] 'non-inverting input (-)' appears to be a typo for '(+)'.
가정Assumptions
이상적 OP앰프(A=1e5), 이상적 스위치(100 Ω/1 TΩ), 노이즈 파형과 결합 용량, 전류값은 임의. 스위치 전하 주입·대역폭·kT/C 잡음은 모델에 없다.Ideal op-amp (A = 1e5) and switches (100 Ω / 1 TΩ); noise waveform, coupling and currents are arbitrary. No charge injection, bandwidth or kT/C noise.
시뮬레이션 준비도Simulation readiness — 4/6
앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.
| 항목Item | 근거Evidence | |
|---|---|---|
| ✓ | 회로도 도면Circuit diagram | 2a, 6, 8a, 8b, 8c, 8d, 11 |
| ✓ | 타이밍·파형 도면Timing / waveform figure | 9, 12 |
| ✓ | 소자별 단자 연결 서술Per-device terminal connections | 3 문단·청구항 |
| ✓ | 소자 극성·재료Device polarity / material | |
| ✗ | 전원 전압 수치Supply voltage values | |
| ✗ | 소자 크기(W/L)Device size (W/L) |
도면Drawings
이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.
추출된 회로 요소Extracted circuit elements
소자 라벨Device labels
전원Supplies
클록Clocks
노드·신호Nodes & signals
전압 수치Voltage values
| 수치 전압 없음No numeric voltages |
이 보고서의 한계Limits of this report
이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.
시뮬레이션 검증Simulation check
회로 카드는 특허 문장·도면을 보고 사람이 확정한 것이다. 소자 크기·전압·타이밍은 가정이다. TFT 카드는 합성 데이터에서 뽑은 25 °C 값이다.Circuit cards were confirmed by a person against the patent text and drawings. Sizes, voltages and timing are assumptions. TFT cards are 25 °C values fitted to synthetic data.
① 발명 (도 6·9): 공통 노이즈 0·1·2배 통과pass
2026-10-20T22:09:59 · ngspice · ideal OPAMP / SW / I elements
| AMP evss | out | conv |
|---|---|---|
| +0 | 199.7 m | 2.055 |
| +1 | 199.7 m | 1.955 |
| +2 | 199.7 m | 1.855 |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✓ | SPREAD out < 2% | 0.00 % |
회로 카드Circuit card
# Samsung KR 10-2021-0016680 FIG.6 / FIG.9 — two current integrators + 4-capacitor sampling unit (ideal elements) # t1=1u reset, t2=3u, t4=24u (Va, Vc stored), t5=44u (Vb, Vd stored), t6..t7 = 46..50u transfer V VREF vref DC 1 V VOS1 vref1 vref DC 0.005 # integrator 1 offset (offset(ITG)) V VOS2 vref2 vref DC -0.003 # integrator 2 offset V VCM vcm DC 1 # panel noise (noise(EVSS)) couples into both sensing lines through the line capacitance V EVSS evss PULSE 0 0.2 6u 0.2u 0.2u 3u 7u CAP Cl1 evss v1 1p CAP Cl2 evss v2 1p # pixel currents drawn from the sensing channels I IPIX1 v1 0 DC 100n I IPIX2 v2 0 DC 60n # current integrators ITG1 / ITG2 OPAMP AMP1 vs1 vref1 v1 CAP Cit1 v1 vs1 2p SW ITG1 v1 vs1 c_itg OPAMP AMP2 vs2 vref2 v2 CAP Cit2 v2 vs2 2p SW ITG2 v2 vs2 c_itg # S/H1: Cs1 (Va, via SW_SP1), Cs2 (Vb, via SW_SN1) SW SP1 vs1 t1a c_sp SW SN1 vs1 t1b c_sn CAP Cs1 t1a b1a 1p CAP Cs2 t1b b1b 1p SW R1A b1a vcm c_rst SW R1B b1b vcm c_rst SW ST1A b1a bc c_st SW ST1B b1b bc c_st SW H1A t1a nn c_h # Cs1 -> FDA (-) SW H1B t1b np c_h # Cs2 -> FDA (+) # S/H2: Cs3 (Vc, via SW_SP2), Cs4 (Vd, via SW_SN2) SW SP2 vs2 t2a c_sp SW SN2 vs2 t2b c_sn CAP Cs3 t2a b2a 1p CAP Cs4 t2b b2b 1p SW R2A b2a vcm c_rst SW R2B b2b vcm c_rst SW ST2A b2a bc c_st SW ST2B b2b bc c_st SW H2A t2a np c_h # Cs3 -> FDA (+) SW H2B t2b nn c_h # Cs4 -> FDA (-) RES Rnp np vcm 1g RES Rnn nn vcm 1g RES Rbc bc vcm 1g OPAMP FDA vout np nn A=1 # differential read-out V(np)-V(nn) = [(Vb+Vc)-(Va+Vd)]/2 # conventional single sampling (FIG.2a): VS1 at t5 minus the initial voltage VINT (= nominal VREF) OPAMP CONV vconv vs1 vref A=1 # switch controls (FIG.9) V CITG c_itg PWL 0 1 3u 1 3.01u 0 # integrators held in reset from power-on to t2 V CSP c_sp PWL 0 1 24u 1 24.01u 0 V CSN c_sn PWL 0 1 44u 1 44.01u 0 V CRST c_rst PWL 0 1 44u 1 44.01u 0 V CST c_st PWL 0 0 46u 0 46.01u 1 50u 1 50.01u 0 V CH c_h PWL 0 0 46u 0 46.01u 1 50u 1 50.01u 0 TRAN 10n 52u PROBE V(evss) V(vs1) V(vs2) V(vout) V(vconv) SWEEP AMP EVSS 0 1 2 # common noise off / 1x / 2x MEAS out V(vout) AT 49u MEAS conv V(vconv) AT 44u CHECK SPREAD out < 2%
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear c_cl1 evss v1 1e-12 c_cl2 evss v2 1e-12 c_cit1 v1 vs1 2e-12 c_cit2 v2 vs2 2e-12 c_cs1 t1a b1a 1e-12 c_cs2 t1b b1b 1e-12 c_cs3 t2a b2a 1e-12 c_cs4 t2b b2b 1e-12 r_rnp np vcm 1e+09 r_rnn nn vcm 1e+09 r_rbc bc vcm 1e+09 v_vref vref 0 DC 1 v_vos1 vref1 vref DC 0.005 v_vos2 vref2 vref DC -0.003 v_vcm vcm 0 DC 1 v_evss evss 0 PULSE(0 0 6e-06 2e-07 2e-07 3e-06 7e-06) v_citg c_itg 0 PWL(0 1 3e-06 1 3.01e-06 0) v_csp c_sp 0 PWL(0 1 2.4e-05 1 2.401e-05 0) v_csn c_sn 0 PWL(0 1 4.4e-05 1 4.401e-05 0) v_crst c_rst 0 PWL(0 1 4.4e-05 1 4.401e-05 0) v_cst c_st 0 PWL(0 0 4.6e-05 0 4.601e-05 1 5e-05 1 5.001e-05 0) v_ch c_h 0 PWL(0 0 4.6e-05 0 4.601e-05 1 5e-05 1 5.001e-05 0) i_ipix1 v1 0 DC 1e-07 i_ipix2 v2 0 DC 6e-08 .model sm_itg1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_itg1 v1 vs1 c_itg 0 sm_itg1 .model sm_itg2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_itg2 v2 vs2 c_itg 0 sm_itg2 .model sm_sp1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sp1 vs1 t1a c_sp 0 sm_sp1 .model sm_sn1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sn1 vs1 t1b c_sn 0 sm_sn1 .model sm_r1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r1a b1a vcm c_rst 0 sm_r1a .model sm_r1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r1b b1b vcm c_rst 0 sm_r1b .model sm_st1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st1a b1a bc c_st 0 sm_st1a .model sm_st1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st1b b1b bc c_st 0 sm_st1b .model sm_h1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h1a t1a nn c_h 0 sm_h1a .model sm_h1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h1b t1b np c_h 0 sm_h1b .model sm_sp2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sp2 vs2 t2a c_sp 0 sm_sp2 .model sm_sn2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sn2 vs2 t2b c_sn 0 sm_sn2 .model sm_r2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r2a b2a vcm c_rst 0 sm_r2a .model sm_r2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r2b b2b vcm c_rst 0 sm_r2b .model sm_st2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st2a b2a bc c_st 0 sm_st2a .model sm_st2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st2b b2b bc c_st 0 sm_st2b .model sm_h2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h2a t2a np c_h 0 sm_h2a .model sm_h2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h2b t2b nn c_h 0 sm_h2b e_amp1 vs1 0 vref1 v1 100000 e_amp2 vs2 0 vref2 v2 100000 e_fda vout 0 np nn 1 e_conv vconv 0 vs1 vref 1 .control set num_threads=1 tran 1e-08 5.2e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(evss) v(vs1) v(vs2) v(vout) v(vconv) .endc .end
② 발명, 채널 간 결합 용량 10% 불일치 불통과fail
2026-10-20T22:10:00 · ngspice · ideal OPAMP / SW / I elements
| AMP evss | out | conv |
|---|---|---|
| +0 | 199.7 m | 2.055 |
| +1 | 194.7 m | 1.955 |
| +2 | 189.7 m | 1.855 |
| 판정 조건Check | 결과Result | ||
|---|---|---|---|
| ✗ | SPREAD out < 2% | 5.00 % |
회로 카드Circuit card
# Samsung KR 10-2021-0016680 — same circuit, sensing-line coupling mismatch 10 % (Cl2 = 0.9p) # t1=1u reset, t2=3u, t4=24u (Va, Vc stored), t5=44u (Vb, Vd stored), t6..t7 = 46..50u transfer V VREF vref DC 1 V VOS1 vref1 vref DC 0.005 # integrator 1 offset (offset(ITG)) V VOS2 vref2 vref DC -0.003 # integrator 2 offset V VCM vcm DC 1 # panel noise (noise(EVSS)) couples into both sensing lines through the line capacitance V EVSS evss PULSE 0 0.2 6u 0.2u 0.2u 3u 7u CAP Cl1 evss v1 1p CAP Cl2 evss v2 0.9p # 10 % coupling mismatch between the two channels # pixel currents drawn from the sensing channels I IPIX1 v1 0 DC 100n I IPIX2 v2 0 DC 60n # current integrators ITG1 / ITG2 OPAMP AMP1 vs1 vref1 v1 CAP Cit1 v1 vs1 2p SW ITG1 v1 vs1 c_itg OPAMP AMP2 vs2 vref2 v2 CAP Cit2 v2 vs2 2p SW ITG2 v2 vs2 c_itg # S/H1: Cs1 (Va, via SW_SP1), Cs2 (Vb, via SW_SN1) SW SP1 vs1 t1a c_sp SW SN1 vs1 t1b c_sn CAP Cs1 t1a b1a 1p CAP Cs2 t1b b1b 1p SW R1A b1a vcm c_rst SW R1B b1b vcm c_rst SW ST1A b1a bc c_st SW ST1B b1b bc c_st SW H1A t1a nn c_h # Cs1 -> FDA (-) SW H1B t1b np c_h # Cs2 -> FDA (+) # S/H2: Cs3 (Vc, via SW_SP2), Cs4 (Vd, via SW_SN2) SW SP2 vs2 t2a c_sp SW SN2 vs2 t2b c_sn CAP Cs3 t2a b2a 1p CAP Cs4 t2b b2b 1p SW R2A b2a vcm c_rst SW R2B b2b vcm c_rst SW ST2A b2a bc c_st SW ST2B b2b bc c_st SW H2A t2a np c_h # Cs3 -> FDA (+) SW H2B t2b nn c_h # Cs4 -> FDA (-) RES Rnp np vcm 1g RES Rnn nn vcm 1g RES Rbc bc vcm 1g OPAMP FDA vout np nn A=1 # differential read-out V(np)-V(nn) = [(Vb+Vc)-(Va+Vd)]/2 # conventional single sampling (FIG.2a): VS1 at t5 minus the initial voltage VINT (= nominal VREF) OPAMP CONV vconv vs1 vref A=1 # switch controls (FIG.9) V CITG c_itg PWL 0 1 3u 1 3.01u 0 # integrators held in reset from power-on to t2 V CSP c_sp PWL 0 1 24u 1 24.01u 0 V CSN c_sn PWL 0 1 44u 1 44.01u 0 V CRST c_rst PWL 0 1 44u 1 44.01u 0 V CST c_st PWL 0 0 46u 0 46.01u 1 50u 1 50.01u 0 V CH c_h PWL 0 0 46u 0 46.01u 1 50u 1 50.01u 0 TRAN 10n 52u PROBE V(evss) V(vs1) V(vs2) V(vout) V(vconv) SWEEP AMP EVSS 0 1 2 # common noise off / 1x / 2x MEAS out V(vout) AT 49u MEAS conv V(vconv) AT 44u CHECK SPREAD out < 2%
ngspice deck
* generated by patent_site sim.py .options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear c_cl1 evss v1 1e-12 c_cl2 evss v2 9e-13 c_cit1 v1 vs1 2e-12 c_cit2 v2 vs2 2e-12 c_cs1 t1a b1a 1e-12 c_cs2 t1b b1b 1e-12 c_cs3 t2a b2a 1e-12 c_cs4 t2b b2b 1e-12 r_rnp np vcm 1e+09 r_rnn nn vcm 1e+09 r_rbc bc vcm 1e+09 v_vref vref 0 DC 1 v_vos1 vref1 vref DC 0.005 v_vos2 vref2 vref DC -0.003 v_vcm vcm 0 DC 1 v_evss evss 0 PULSE(0 0 6e-06 2e-07 2e-07 3e-06 7e-06) v_citg c_itg 0 PWL(0 1 3e-06 1 3.01e-06 0) v_csp c_sp 0 PWL(0 1 2.4e-05 1 2.401e-05 0) v_csn c_sn 0 PWL(0 1 4.4e-05 1 4.401e-05 0) v_crst c_rst 0 PWL(0 1 4.4e-05 1 4.401e-05 0) v_cst c_st 0 PWL(0 0 4.6e-05 0 4.601e-05 1 5e-05 1 5.001e-05 0) v_ch c_h 0 PWL(0 0 4.6e-05 0 4.601e-05 1 5e-05 1 5.001e-05 0) i_ipix1 v1 0 DC 1e-07 i_ipix2 v2 0 DC 6e-08 .model sm_itg1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_itg1 v1 vs1 c_itg 0 sm_itg1 .model sm_itg2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_itg2 v2 vs2 c_itg 0 sm_itg2 .model sm_sp1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sp1 vs1 t1a c_sp 0 sm_sp1 .model sm_sn1 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sn1 vs1 t1b c_sn 0 sm_sn1 .model sm_r1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r1a b1a vcm c_rst 0 sm_r1a .model sm_r1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r1b b1b vcm c_rst 0 sm_r1b .model sm_st1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st1a b1a bc c_st 0 sm_st1a .model sm_st1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st1b b1b bc c_st 0 sm_st1b .model sm_h1a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h1a t1a nn c_h 0 sm_h1a .model sm_h1b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h1b t1b np c_h 0 sm_h1b .model sm_sp2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sp2 vs2 t2a c_sp 0 sm_sp2 .model sm_sn2 sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_sn2 vs2 t2b c_sn 0 sm_sn2 .model sm_r2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r2a b2a vcm c_rst 0 sm_r2a .model sm_r2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_r2b b2b vcm c_rst 0 sm_r2b .model sm_st2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st2a b2a bc c_st 0 sm_st2a .model sm_st2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_st2b b2b bc c_st 0 sm_st2b .model sm_h2a sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h2a t2a np c_h 0 sm_h2a .model sm_h2b sw(vt=0.5 vh=0 ron=100 roff=1e+12) s_h2b t2b nn c_h 0 sm_h2b e_amp1 vs1 0 vref1 v1 100000 e_amp2 vs2 0 vref2 v2 100000 e_fda vout 0 np nn 1 e_conv vconv 0 vs1 vref 1 .control set num_threads=1 tran 1e-08 5.2e-05 set wr_singlescale set wr_vecnames wrdata w.txt v(evss) v(vs1) v(vs2) v(vout) v(vconv) .endc .end