자동 분석 보고서Auto analysis report

픽셀 회로 및 그의 구동 방법, 디스플레이 패널

공개번호Publication No.10-2025-0141776 A
출원번호Application No.10-2025-7028977
출원일 / 공개일Filed / Published2023년07월31일 / 2025년09월29일
출원인Applicant쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티
청구항 수Claims15
CPC / IPCG09G 2300/0426, G09G 2300/043, G09G 2300/0852, G09G 2310/0251, G09G 2310/061, G09G 2320/02
원문SourceKIPRIS 1020250141776.pdf Google Patents

핵심 아이디어Key idea — 데이터를 구동 TFT 채널로 흘려 넣지 않고 커패시터 결합으로 소스 쪽에 싣고, 게이트 쪽 스위치(M1)를 끄는 한 순간(잠금 시점)에 그 값을 잡는다. 그래서 스캔 펄스를 1H보다 길게 열어 두어도 앞뒤 행 데이터가 섞이지 않고, Vth 보상 시간도 행 시간과 따로 잡을 수 있다.Data is not pushed through the drive TFT channel but coupled onto its source through a capacitor, and the value is captured at the single instant the gate-side switch (M1) turns off (the lock moment). The scan pulse can therefore stay open longer than 1H without mixing in neighbouring rows' data, and the Vth compensation time is decoupled from the row time.

특허 요약Patent in brief — Visionox(쿤산 고-비젼녹스)의 7T2C 전 PMOS(LTPS) 화소 회로. 초기화(T1) → 게이트를 Vref1에 묶고 소스를 드레인 쪽으로 방전해 Cst1에 |Vth|를 저장(T2) → 데이터를 N1→Cst2로 결합해 소스에 싣고, Ssd 상승 에지(ts)에서 M1을 꺼 게이트를 띄워 그 순간의 데이터를 Cst1에 가둔다(T3) → 발광(T4). 청구항 1은 '잠금 제어 모듈이 잠금 시점에 꺼져 게이트를 플로팅시키고, 저장 모듈이 그 순간의 데이터 관련 전압을 저장'하는 구조다.Visionox (Kunshan Go-Visionox) all-PMOS (LTPS) 7T2C pixel. Initialize (T1) → hold the gate at Vref1 and discharge the source into the drain side so Cst1 stores |Vth| (T2) → couple data from N1 through Cst2 onto the source and, at the Ssd rising edge (ts), turn M1 off so the floating gate captures that instant's data on Cst1 (T3) → emit (T4). Claim 1: the lock module turns off at the lock moment, floats the gate, and the storage module holds the data-related voltage of that moment.

검증 결론Verification result — 잠금 기입은 주장대로 된다. 인접 행 데이터를 0~1.4배로 바꿔도 OLED 전류 변화 0.17%, 행 시간을 2 µs→0.5 µs로 줄여도 전류가 같다(588.6 nA). 같은 조건의 7T1C는 스캔을 2H로 늘리면 앞 행 데이터에 따라 −18%~−100%(흑)로 덮어써진다. 반면 Vth 보상은 7T1C보다 낫지 않았다(ΔVth ±0.5 V에서 5.3% 대 4.9%). 그리고 데이터 기입 중 구동 TFT가 떠 있는 드레인 노드로 소스 전하를 흘려, 드레인 기생 용량이 20 fF면 편차가 20%로 커진다. 특허의 식 [0076]은 이 효과를 빼고 있다.Lock-write works as claimed: changing neighbouring-row data 0–1.4× moves the OLED current by 0.17 %, and shortening the row time from 2 µs to 0.5 µs leaves it unchanged (588.6 nA). Under the same conditions a 7T1C whose scan is widened to 2H is overwritten by the previous row's data (−18 % to −100 %/black). Vth compensation, however, is not better than 7T1C (5.3 % vs 4.9 % at ΔVth ±0.5 V), and during the write the drive TFT dumps source charge into its floating drain node: with 20 fF drain parasitic the spread grows to 20 %. The patent's equation [0076] omits this.

0.17 %
인접 행 데이터 0~1.4배 → 전류 변화 (잠금)current change for neighbour data 0–1.4× (lock)
−100 %
종래 7T1C · 스캔 2H · 앞 행 흑(7 V)prior 7T1C · 2H scan · previous row black (7 V)
5.3 % / 4.9 %
ΔVth ±0.5 V 편차 · 발명 / 7T1C (2T1C 154%)ΔVth ±0.5 V spread · invention / 7T1C (2T1C 154 %)
20 %
드레인 기생 20 fF일 때 발명 편차invention spread with 20 fF drain parasitic
15 (독립 1)
청구항claims (1 independent)
회로도와 구동 파형도가 있다.Circuit diagram and drive waveform are present. 도면에서 넷리스트, 파형도에서 자극 파일을 만들면 ngspice + Verilog-A로 검증할 수 있다.A netlist (from the circuit) and a stimulus (from the waveform) can be built for an ngspice + Verilog-A check.

해결하려는 과제Problem

보통의 7T1C 화소는 데이터를 구동 TFT를 다이오드로 연결해 그 채널로 게이트를 충전하면서 Vth를 같이 잡는다. 이 충전은 1H 안에 끝나야 하는데, 고해상도·고주사율로 1H가 짧아지면 충전이 덜 되고, 스캔 펄스를 늘리면 이웃 행 데이터가 들어와 버린다.A typical 7T1C pixel samples Vth by charging the gate through the diode-connected drive TFT while writing data. This must finish within 1H; as resolution and refresh rate shorten 1H the gate under-charges, and widening the scan pulse lets neighbouring rows' data in.

공보 요약 원문 보기Show the publication abstract

본 출원에서는 픽셀 회로 및 그의 구동 방법, 디스플레이 패널을 개시한다. 픽셀 회로는 구동 모듈(10), 제1 저장 모듈(20), 잠금 제어 모듈(30)을 포함하되, 구동 모듈(10)은 구동 모듈(10)의 제어단과 제1 단 사이의 전위차에 따라 구동 전류를 생성하고; 제1 저장 모듈(20)의 제1 단은 구동 모듈(10)의 제어단에 전기적으로 연결되고, 제2 단은 구동 모듈(10)의 제1 단에 전기적으로 연결되며; 잠금 제어 모듈(30)의 제어단은 잠금 제어 신호가 접속되도록 구성되고, 제1 단은 구동 모듈(10)의 제어단에 전기적으로 연결되며; 제1 저장 모듈(20)의 제2 단 또는잠금 제어 모듈(30)의 제2 단은 데이터 신호가 접속되도록 구성되며; 잠금 제어 모듈(30)은 신호 잠금 시점에, 잠금 제어 신호에 응답하여 턴오프되고, 구동 모듈(10)의 제어단 전위를 플로팅시키도록 구성되며, 제1 저장 모듈(20)은 신호 잠금 시점에 접속되는 데이터 신호와 연관된 전압을 저장하도록 구성된다.

청구항 1~3Claims 1–3

청구항Claim 1 독립independent

픽셀 회로에 있어서, 구동 모듈, 제1 저장 모듈, 잠금 제어 모듈을 포함하되, 상기 구동 모듈은 상기 구동 모듈의 제어단과 제1 단 사이의 전위차에 따라 구동 전류를 생성하여, 발광 소자를구동하여 발광시키도록 구성되고; 상기 제1 저장 모듈의 제1 단은 상기 구동 모듈의 제어단에 전기적으로 연결되고, 상기 제1 저장 모듈의 제2 단은 상기 구동 모듈의 제1 단에 전기적으로 연결되며; 상기 잠금 제어 모듈의 제어단은 잠금 제어 신호가 접속되도록 구성되고, 상기 … (펼치기)(more)

픽셀 회로에 있어서, 구동 모듈, 제1 저장 모듈, 잠금 제어 모듈을 포함하되, 상기 구동 모듈은 상기 구동 모듈의 제어단과 제1 단 사이의 전위차에 따라 구동 전류를 생성하여, 발광 소자를구동하여 발광시키도록 구성되고; 상기 제1 저장 모듈의 제1 단은 상기 구동 모듈의 제어단에 전기적으로 연결되고, 상기 제1 저장 모듈의 제2 단은 상기 구동 모듈의 제1 단에 전기적으로 연결되며; 상기 잠금 제어 모듈의 제어단은 잠금 제어 신호가 접속되도록 구성되고, 상기 잠금 제어 모듈의 제1 단은 상기구동 모듈의 제어단에 전기적으로 연결되고; 상기 제1 저장 모듈의 제2 단 또는 상기 잠금 제어 모듈의 제2 단은 데이터 신호가 접속되도록 구성되며; 상기 잠금 제어 모듈은 신호 잠금 시점에, 상기 잠금 제어 신호에 응답하여 턴오프되고, 상기 구동 모듈의 제어단 전위를 플로팅시키도록 구성되며, 상기 제1 저장 모듈은 상기 신호 잠금 시점에 접속되는 데이터 신호와 연관된 전압을 저장하도록 구성되는 픽셀 회로.

청구항Claim 2 종속 → 1depends on 1

제 1 항에 있어서, 상기 제1 저장 모듈은 제1 커패시터를 포함하되, 상기 제1 커패시터의 제1 단을 상기 제1 저장 모듈의 제1 단으로 사용하고, 상기 제1 커패시터의 제2 단을 상기 제1 저장 모듈의 제2 단으로 사용하며; 상기 잠금 제어 모듈은 제1 트랜지스터를 포함하고; 상기 제1 트랜지스터의 게이트를 상기 잠금 제어 모듈의 제어단으로 사용하고, 상기 제1 트랜지스터의 제1 극을 상기 잠금 제어 모듈의 제1 단으로 사용하며, 상기 제1 트랜지스터의 제2 극을 상기 잠금 제어 모듈의 제2 단으로 사용하는 픽셀 회로.

청구항Claim 3 종속 → 1depends on 1

제 1 항에 있어서, 상기 제1 저장 모듈의 제2 단은 상기 데이터 신호가 접속되도록 구성되고, 상기 잠금 제어 모듈의 제2 단은 제1 참조 신호선에 연결되도록 구성되며; 상기 픽셀 회로는 제1 데이터 전송 모듈, 제2 저장 모듈을 더 포함하되, 상기 제1 데이터 전송 모듈은 데이터 기입 단계에 턴온되고, 상기 데이터 신호를 상기 제1 데이터 전송 모듈의출력단에 전송하도록 구성되며; 여기서, 상기 데이터 기입 단계는 상기 신호 잠금 시점을 포함하며; 상기 제2 … (펼치기)(more)

제 1 항에 있어서, 상기 제1 저장 모듈의 제2 단은 상기 데이터 신호가 접속되도록 구성되고, 상기 잠금 제어 모듈의 제2 단은 제1 참조 신호선에 연결되도록 구성되며; 상기 픽셀 회로는 제1 데이터 전송 모듈, 제2 저장 모듈을 더 포함하되, 상기 제1 데이터 전송 모듈은 데이터 기입 단계에 턴온되고, 상기 데이터 신호를 상기 제1 데이터 전송 모듈의출력단에 전송하도록 구성되며; 여기서, 상기 데이터 기입 단계는 상기 신호 잠금 시점을 포함하며; 상기 제2 저장 모듈은 상기 제1 데이터 전송 모듈의 출력단과 상기 제1 저장 모듈의 제2 단 사이에 연결되고, 상기 제1 데이터 전송 모듈의 출력단의 전위 점프를 상기 제1 저장 모듈의 제2 단에 커플링하도록 구성되는 픽셀 회로.

전체 15개 청구항 중 1~3항만 싣는다. 전체는 원문 PDF.Claims 1–3 of 15; the rest are in the source PDF.

회로 관련 주요 키워드Key circuit keywords

요약·청구항·명세서 전체에서 센 출현 횟수.Occurrence counts over abstract, claims and description.

회로 종류Circuit type
화소회로pixel circuit129발광제어emission control driver53
소자Devices
트랜지스터transistor278커패시터capacitor139박막트랜지스터TFT53NMOSNMOS6PMOSPMOS5LTPSLTPS4
회로 블록·노드Blocks & nodes
—
문제·효과Issues & effects
리셋reset / init80문턱전압threshold voltage19

해석Analysis

Claude (Opus 5.5)가 원문·도면·시뮬레이션 결과를 보고 작성했다.Written by Claude (Opus 5.5) from the text, drawings and simulation results.

회로 (도 4)Circuit (Fig. 4)

DTFT(소스 S, 게이트 G, 드레인 D), M1(Ssd: G↔Vref1), M2(S1: Vdata→N1), M5(Re1: Vini1→N1), M6(Re1: Vref1→D), M7(EM1: VDD→S), M8(EM1: D→OLED 양극), Cst1(G–S), Cst2(N1–S). 모두 P형. 도 5 타이밍: T1 EM1·Re1·Ssd 저(초기화), T2 Re1·Ssd 저·EM1 고(보상), T3 S1 저·Re1 고, Ssd는 ts에서 고로(잠금), T4 EM1 저(발광).DTFT (source S, gate G, drain D), M1 (Ssd: G↔Vref1), M2 (S1: Vdata→N1), M5 (Re1: Vini1→N1), M6 (Re1: Vref1→D), M7 (EM1: VDD→S), M8 (EM1: D→OLED anode), Cst1 (G–S), Cst2 (N1–S). All P-type. Fig. 5 timing: T1 EM1, Re1, Ssd low (init); T2 Re1, Ssd low, EM1 high (compensate); T3 S1 low, Re1 high, Ssd goes high at ts (lock); T4 EM1 low (emit).

검증 방법Method

같은 LTPS PMOS 카드·같은 구동 TFT(W/L 4/20 µm)·같은 OLED로 발명 7T2C, 종래 7T1C(1H 동안 다이오드 연결로 Vth 샘플링, Cst는 G–VDD), 참고 2T1C를 만들었다. 공칭 OLED 전류를 588.6 nA(발명) / 611.5 nA(7T1C)로 맞췄다. 발명 기본 조건: VDD 7 V, Vref1 1 V, Vini1 0 V, 데이터 Vb 3 V, Cst1=Cst2=100 fF, 보상 T2 8 µs, 행 시간 2 µs, 기입 T3 = 3H.Same LTPS PMOS card, same drive TFT (W/L 4/20 µm) and OLED for the 7T2C invention, a prior-art 7T1C (diode-connected Vth sampling within 1H, Cst G–VDD) and a reference 2T1C. Nominal OLED current matched at 588.6 nA (invention) / 611.5 nA (7T1C). Invention defaults: VDD 7 V, Vref1 1 V, Vini1 0 V, data Vb 3 V, Cst1 = Cst2 = 100 fF, compensation T2 8 µs, row time 2 µs, write T3 = 3H.

결과 1 · 잠금 기입 (주장 확인)Result 1 · lock-write (claim confirmed)

T3 안에서 앞 행(Va)·뒤 행(Vc) 데이터를 0, 2, 5, 7 V로 바꿔도 발광 전류는 588.0~589.0 nA(0.17%). ts 이후 Vc가 Cst2로 소스를 흔들어도 떠 있는 게이트가 Cst1로 같이 움직여 Vgs가 유지된다([0078]과 일치). 행 시간 0.5 µs에서도 결과가 같아, 데이터 기입이 구동 TFT 충전 속도에 묶이지 않는다는 주장([0056])도 맞다. 비교: 7T1C에서 스캔을 2H로 열어 앞 행 데이터가 먼저 들어오게 하면 앞 행이 0/3/5.1/6/7 V일 때 611/599/499/109/0 nA. 앞 행이 더 어두우면(높은 전압) 게이트가 이미 올라가 있어 이 행의 밝은 데이터로 내려오지 못한다([0057]의 '불가역 기입' 위험 재현).Within T3, setting the previous (Va) and next (Vc) row data to 0, 2, 5, 7 V leaves the emission current at 588.0–589.0 nA (0.17 %). After ts, Vc moves the source through Cst2 but the floating gate follows through Cst1, so Vgs is kept (matches [0078]). A 0.5 µs row time gives the same result, so the claim that writing is not limited by charging through the drive TFT ([0056]) holds. Comparison: a 7T1C with a 2H scan that lets the previous row's data in first gives 611/599/499/109/0 nA for previous data 0/3/5.1/6/7 V. When the previous row is darker (higher voltage) the gate is already up and cannot come back down to this row's brighter data — the 'irreversible write' risk of [0057].

결과 2 · Vth 보상 (7T1C 수준, 더 낫진 않음)Result 2 · Vth compensation (7T1C level, not better)

ΔVth −0.5/0/+0.5 V에서 발명 573.6/588.6/605.0 nA(5.3%), 7T1C 627.5/611.5/597.3 nA(4.9%), 2T1C 197/510/984 nA(154%). 둘 다 보상은 되지만 발명이 더 낫지 않다. 보상 시간 T2를 1→16 µs로 늘려도 편차는 6.5%→5.5%로 조금 줄 뿐이고, 공칭 전류는 1.24 µA→0.52 µA로 크게 바뀐다(서브문턱 영역에서 소스가 계속 내려감). '보상 시간을 늘려 보상 효과를 높인다'([0080])는 이 모델에서 작게만 나타나고, 대신 T2 길이를 패널 전체에서 정확히 같게 유지해야 한다는 조건이 붙는다.For ΔVth −0.5/0/+0.5 V: invention 573.6/588.6/605.0 nA (5.3 %), 7T1C 627.5/611.5/597.3 nA (4.9 %), 2T1C 197/510/984 nA (154 %). Both compensate; the invention is not better. Lengthening T2 from 1 to 16 µs only trims the spread from 6.5 % to 5.5 % while the nominal current moves from 1.24 µA to 0.52 µA (the source keeps creeping down in subthreshold). The claim that a longer compensation time improves compensation ([0080]) shows up only weakly in this model, and it adds a condition: T2 must be held exactly equal across the panel.

결과 3 · 숨은 조건: 떠 있는 드레인 노드Result 3 · hidden condition: the floating drain node

T3에서 M6·M8이 모두 꺼져 구동 TFT 드레인 D가 떠 있다. 데이터 결합으로 소스가 Vref1+|Vth|보다 올라가면 구동 TFT가 켜져 소스 전하가 D로 흘러간다. D 용량을 C_D, 소스 쪽 용량을 C_S라 하면 저장되는 Vsg가 대략 r=C_D/(C_S+C_D)만큼 줄고, 그 손실이 |Vth|에 비례해 Vth 의존성이 다시 생긴다. D에 20 fF를 더하면 편차 5.3%→20.3%(50 fF면 49%). Cst1·Cst2를 200 fF로 키우면 9.5%로 절반이 되어 이 기제가 맞다. 특허 식 [0076] ΔVs=(Vdata−Vini1)·Cst2/(Cst1+Cst2+Cgs)에는 이 항이 없다. 실제 패널에서는 드레인 배선·M6·M8 접합 용량을 Cst보다 충분히 작게(수 %) 두어야 한다.In T3 both M6 and M8 are off, so the drive TFT drain D floats. Once data coupling lifts the source above Vref1+|Vth| the drive TFT conducts and source charge flows into D. With drain capacitance C_D and source-side capacitance C_S the stored Vsg drops by roughly r = C_D/(C_S+C_D), and since the loss scales with |Vth| the Vth dependence comes back. Adding 20 fF at D raises the spread from 5.3 % to 20.3 % (49 % at 50 fF); doubling Cst1 and Cst2 to 200 fF halves it to 9.5 %, confirming the mechanism. The patent's equation [0076], ΔVs = (Vdata−Vini1)·Cst2/(Cst1+Cst2+Cgs), has no such term. In a real panel the drain wiring and the M6/M8 junction capacitance must be kept a few percent of Cst.

문서와 물리의 차이Document vs physics

[0075] 소스가 'Vref1−Vth1'까지 내려간다는 표기는 P형 Vth를 음수로 둘 때만 맞다(Vref1+|Vth|). [0076]·[0077]의 저장 전압 식은 T3 동안의 구동 TFT 도통(드레인 충전)을 빠뜨렸다. 이동도 보상은 없다(전류가 μ에 그대로 비례) — 특허도 주장하지 않는다. 청구항 1은 잠금 구조만 청구하므로 이 결과가 청구항 성립을 흔들지는 않는다.[0075] says the source falls to 'Vref1−Vth1', which is correct only if the P-type Vth is taken as negative (Vref1+|Vth|). The stored-voltage equations of [0076]/[0077] omit drive-TFT conduction (drain charging) during T3. There is no mobility compensation (current scales with μ) — the patent does not claim any. Claim 1 covers only the lock structure, so these results do not undercut it.

가정Assumptions

LTPS PMOS 카드(합성 데이터, 25 °C), W/L, 전압·타이밍, Cst 값, OLED 다이오드 모델, 드레인 기생 용량은 모두 가정이다. 특허에는 수치가 없다. 절대값보다 발명 대 7T1C의 차이와 C_D 의존 추세가 의미 있다.LTPS PMOS card (synthetic data, 25 °C), W/L, voltages, timing, Cst values, the OLED diode model and the drain parasitic are all assumptions; the patent gives no numbers. The invention-vs-7T1C differences and the C_D trend matter more than absolute values.

시뮬레이션 준비도Simulation readiness — 4/6

앞의 두 사례에서 넷리스트를 짜기 전에 필요했던 항목이다. ✗ 항목은 직접 가정해야 한다.Items the two case studies needed before a netlist could be written. Each ✗ must be assumed by you.

항목Item근거Evidence
✓회로도 도면Circuit diagram1, 2, 4, 6, 7, 8, 10, 11, 12
✓타이밍·파형 도면Timing / waveform figure3, 5, 9, 13
✓소자별 단자 연결 서술Per-device terminal connections9 문단·청구항
✓소자 극성·재료Device polarity / material
✗전원 전압 수치Supply voltage values
✗소자 크기(W/L)Device size (W/L)

도면Drawings

이미지를 누르면 확대된다. 휠·핀치로 배율, 끌어서 이동.Click an image to zoom. Wheel / pinch to scale, drag to pan.

도면 1
도면Fig. 1 — 도 1은 본 출원의 실시예에서 제공하는 픽셀 회로의 구조 개략도이다.
도면 2
도면Fig. 2 — 도 2는 본 출원의 실시예에서 제공하는 다른 픽셀 회로의 구조 개략도이다.
도면 3, 4
도면Fig. 3, 4 — 도 3은 본 출원의 실시예에서 제공하는 픽셀 회로의 구동 시퀀스 개략도이다. / 도 4는 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다.
도면 5
도면Fig. 5 — 도 5는 본 출원의 실시예에서 제공하는 다른 픽셀 회로의 구동 시퀀스 개략도이다.
도면 6
도면Fig. 6 — 도 6은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다.
도면 7
도면Fig. 7 — 도 7은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다.
도면 8, 9
도면Fig. 8, 9 — 도 8은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다. / 도 9는 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구동 시퀀스 개략도이다.
도면 10, 11
도면Fig. 10, 11 — 도 10은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다. / 도 11은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다.
도면 12, 13
도면Fig. 12, 13 — 도 12는 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구조 개략도이다. / 도 13은 본 출원의 실시예에서 제공하는 또 다른 픽셀 회로의 구동 시퀀스 개략도이다.
도면 14
도면Fig. 14 — 도 14는 본 출원의 실시예에서 제공하는 디스플레이 패널의 구조 개략도이다.

추출된 회로 요소Extracted circuit elements

소자 라벨Device labels

M127M214M39M413M59M69M78M88M99M107M1112M128M138M149N113T12T25T39T43

전원Supplies

Vdata64Vb17VDD14Vth112Vcom10Vref19Vini19Vref29Vini27Vgs6Va4Vc4

클록Clocks

—

노드·신호Nodes & signals

Cst172DTFT53Ssd32Cst227Cst322Cst413G9S9Cgs9Re17EM36Coled6EM15Sc5EM24Re44EM44Re34Re23LS12

전압 수치Voltage values

수치 전압 없음No numeric voltages

이 보고서의 한계Limits of this report

이 보고서는 공보 문서에서 구조를 자동으로 뽑은 것이다. 회로 동작은 시뮬레이션하지 않았다. 특허 내용의 진위를 확인하려면 사례 보고서처럼 도면에서 넷리스트를, 파형도에서 자극 파일을 손으로 만들어 ngspice + Verilog-A TFT 모델로 돌려야 한다.This report is an automatic structural extraction from the publication. The circuit was not simulated. To check whether the patent's claims hold, build the netlist from the drawings and the stimulus from the timing chart by hand, and run them in ngspice with the Verilog-A TFT model, as in the case reports.

시뮬레이션 검증Simulation check

회로 카드는 특허 문장·도면을 보고 사람이 확정한 것이다. 소자 크기·전압·타이밍은 가정이다. TFT 카드는 합성 데이터에서 뽑은 25 °C 값이다.Circuit cards were confirmed by a person against the patent text and drawings. Sizes, voltages and timing are assumptions. TFT cards are 25 °C values fitted to synthetic data.

발명 7T2C(도 4) · 구동 TFT ΔVth ±0.5 V 불통과fail

2026-10-21T07:17:40 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioledvsg_lock
-0.5573.6 n4.377
+0588.6 n3.889
+0.5605 n3.401
판정 조건Check결과Result
✗SPREAD ioled < 5%5.35 %
회로 카드Circuit card
# KR 10-2025-0141776 Fig.4 (7T2C, all PMOS LTPS) - values are assumptions
TFT DT P d g s W=4 L=20
TFT M1 P g ssd vref1 W=4 L=4
TFT M2 P n1 s1 data W=4 L=4
TFT M5 P n1 re1 vini1 W=4 L=4
TFT M6 P d re1 vref1 W=4 L=4
TFT M7 P s em1 vdd W=8 L=4
TFT M8 P an em1 d W=8 L=4
CAP CST1 g s 100f
CAP CST2 n1 s 100f

OLED OL an 0 C=50f
V VDD vdd DC 7
V VREF1 vref1 DC 1.0
V VINI1 vini1 DC 0.0
V DATA data PWL 0u 0.0 13.0u 0.0 13.02u 3.0 15.0u 3.0 15.02u 5.0 19.0u 5.0 19.02u 0.0
V EM1 em1 PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8 17.5u 8 17.52u -4
V RE1 re1 PWL 0u 8 1.0u 8 1.02u -4 11.0u -4 11.02u 8
V SSD ssd PWL 0u 8 1.0u 8 1.02u -4 14.9u -4 14.92u 8
V S1 s1 PWL 0u 8 11.0u 8 11.02u -4 17.0u -4 17.02u 8
TRAN 10n 32.5u
PROBE V(g) V(s) V(d) V(n1) V(data) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 31.5u
MEAS vsg_lock V(s) AT 14.950000000000001u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
.model m_dt tft CI=0.000345 VTH=-1.8045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=2e-05 COV=3e-10
n_dt d g s m_dt
.model m_m1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m1 g ssd vref1 m_m1
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 n1 s1 data m_m2
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m5 n1 re1 vini1 m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m6 d re1 vref1 m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m7 s em1 vdd m_m7
.model m_m8 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m8 an em1 d m_m8
c_cst1 g s 1e-13
c_cst2 n1 s 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vref1 vref1 0 DC 1
v_vini1 vini1 0 DC 0
v_data data 0 PWL(0 0 1.3e-05 0 1.302e-05 3 1.5e-05 3 1.502e-05 5 1.9e-05 5 1.902e-05 0)
v_em1 em1 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8 1.75e-05 8 1.752e-05 -4)
v_re1 re1 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.1e-05 -4 1.102e-05 8)
v_ssd ssd 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.49e-05 -4 1.492e-05 8)
v_s1 s1 0 PWL(0 8 1.1e-05 8 1.102e-05 -4 1.7e-05 -4 1.702e-05 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 3.25e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(n1) v(data) i(v_om_ol)
.endc
.end

종래 7T1C(1H 다이오드 보상) · 같은 공칭 전류 · ΔVth ±0.5 V 통과pass

2026-10-21T07:17:42 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioled
-0.5627.5 n
+0611.5 n
+0.5597.3 n
판정 조건Check결과Result
✓SPREAD ioled < 5%4.95 %
회로 카드Circuit card
# conventional 7T1C (diode-connected Vth sampling in 1H) - same TFT cards and OLED
TFT DT P d g s W=4 L=20
TFT M2 P s scan data W=4 L=4
TFT M3 P g scan d W=4 L=4
TFT M4 P g init vini W=4 L=4
TFT M5 P s em vdd W=8 L=4
TFT M6 P an em d W=8 L=4
TFT M7 P an scan vini W=4 L=4
CAP CST g vdd 100f
OLED OL an 0 C=50f
V VDD vdd DC 7
V VINI vini DC -2
V DATA data PWL 0u 7.0 3.1u 7.0 3.12u 5.1 5.1u 5.1 5.119999999999999u 0.0 5.3999999999999995u 0.0 5.419999999999999u 7.0
V EM em PWL 0u 8 5.6u 8 5.619999999999999u -4
V INIT init PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8
V SCAN scan PWL 0u 8 3.1u 8 3.12u -4 5.1u -4 5.119999999999999u 8
TRAN 10n 20.6u
PROBE V(g) V(s) V(d) V(data) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 19.6u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
.model m_dt tft CI=0.000345 VTH=-1.8045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=2e-05 COV=3e-10
n_dt d g s m_dt
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 s scan data m_m2
.model m_m3 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m3 g scan d m_m3
.model m_m4 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m4 g init vini m_m4
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m5 s em vdd m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m6 an em d m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m7 an scan vini m_m7
c_cst g vdd 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vini vini 0 DC -2
v_data data 0 PWL(0 7 3.1e-06 7 3.12e-06 5.1 5.1e-06 5.1 5.12e-06 0 5.4e-06 0 5.42e-06 7)
v_em em 0 PWL(0 8 5.6e-06 8 5.62e-06 -4)
v_init init 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8)
v_scan scan 0 PWL(0 8 3.1e-06 8 3.12e-06 -4 5.1e-06 -4 5.12e-06 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 2.06e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(data) i(v_om_ol)
.endc
.end

참고 2T1C(보상 없음) · ΔVth ±0.5 V 불통과fail

2026-10-21T07:17:43 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioled
-0.5196.9 n
+0510.2 n
+0.5983.5 n
판정 조건Check결과Result
✗SPREAD ioled < 5%154.19 %
회로 카드Circuit card
# reference 2T1C (no compensation): gate written directly, same driver TFT and OLED
TFT DT P an g vdd W=4 L=20
TFT M2 P g scan data W=4 L=4
CAP CST g vdd 100f
OLED OL an 0 C=50f
V VDD vdd DC 7
V DATA data DC 4.1
V SCAN scan PWL 0u 8 1u 8 1.02u -4 3u -4 3.02u 8
TRAN 10n 18u
PROBE V(g) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 17u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
.model m_dt tft CI=0.000345 VTH=-1.8045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=2e-05 COV=3e-10
n_dt an g vdd m_dt
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 g scan data m_m2
c_cst g vdd 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_data data 0 DC 4.1
v_scan scan 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 1.8e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) i(v_om_ol)
.endc
.end

발명 · 인접 행 데이터 크기 0~1.4배(잠금 확인) 통과pass

2026-10-21T07:17:45 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
AMP dataioledvsg_lock
+0588.5 n3.889
+0.4588.9 n3.888
+1589 n3.888
+1.4588 n3.888
판정 조건Check결과Result
✓SPREAD ioled < 5%0.17 %
회로 카드Circuit card
# KR 10-2025-0141776 Fig.4 (7T2C, all PMOS LTPS) - values are assumptions
TFT DT P d g s W=4 L=20
TFT M1 P g ssd vref1 W=4 L=4
TFT M2 P n1 s1 data W=4 L=4
TFT M5 P n1 re1 vini1 W=4 L=4
TFT M6 P d re1 vref1 W=4 L=4
TFT M7 P s em1 vdd W=8 L=4
TFT M8 P an em1 d W=8 L=4
CAP CST1 g s 100f
CAP CST2 n1 s 100f

OLED OL an 0 C=50f
V VDD vdd DC 7
V VREF1 vref1 DC 1.0
V VINI1 vini1 DC 0.0
V DATA data dadj PWL 0u 5 13.0u 5 13.02u 0 15.0u 0 15.02u 5 19.0u 5 19.02u 5
V DB dadj 0 PWL 0u 0 13.0u 0 13.02u 3.0 15.0u 3.0 15.02u 0
V EM1 em1 PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8 17.5u 8 17.52u -4
V RE1 re1 PWL 0u 8 1.0u 8 1.02u -4 11.0u -4 11.02u 8
V SSD ssd PWL 0u 8 1.0u 8 1.02u -4 14.9u -4 14.92u 8
V S1 s1 PWL 0u 8 11.0u 8 11.02u -4 17.0u -4 17.02u 8
TRAN 10n 32.5u
PROBE V(g) V(s) V(d) V(n1) V(data) I(OL)
SWEEP AMP DATA 0 0.4 1 1.4
MEAS ioled I(OL) AT 31.5u
MEAS vsg_lock V(s) AT 14.950000000000001u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
.model m_dt tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=2e-05 COV=3e-10
n_dt d g s m_dt
.model m_m1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m1 g ssd vref1 m_m1
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 n1 s1 data m_m2
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m5 n1 re1 vini1 m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m6 d re1 vref1 m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m7 s em1 vdd m_m7
.model m_m8 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m8 an em1 d m_m8
c_cst1 g s 1e-13
c_cst2 n1 s 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vref1 vref1 0 DC 1
v_vini1 vini1 0 DC 0
v_data data dadj PWL(0 0 1.3e-05 0 1.302e-05 0 1.5e-05 0 1.502e-05 0 1.9e-05 0 1.902e-05 0)
v_db dadj 0 PWL(0 0 1.3e-05 0 1.302e-05 3 1.5e-05 3 1.502e-05 0)
v_em1 em1 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8 1.75e-05 8 1.752e-05 -4)
v_re1 re1 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.1e-05 -4 1.102e-05 8)
v_ssd ssd 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.49e-05 -4 1.492e-05 8)
v_s1 s1 0 PWL(0 8 1.1e-05 8 1.102e-05 -4 1.7e-05 -4 1.702e-05 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 3.25e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(n1) v(data) i(v_om_ol)
.endc
.end

종래 7T1C · 스캔 2H(앞 행 데이터 0~7 V가 먼저 들어옴) 불통과fail

2026-10-21T07:17:46 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
AMP dataioled
+0611.1 n
+0.43599.1 n
+0.73498.8 n
+0.86108.9 n
+1-4.062 p
판정 조건Check결과Result
✗SPREAD ioled < 5%100.00 %
회로 카드Circuit card
# conventional 7T1C (diode-connected Vth sampling in 1H) - same TFT cards and OLED
TFT DT P d g s W=4 L=20
TFT M2 P s scan data W=4 L=4
TFT M3 P g scan d W=4 L=4
TFT M4 P g init vini W=4 L=4
TFT M5 P s em vdd W=8 L=4
TFT M6 P an em d W=8 L=4
TFT M7 P an scan vini W=4 L=4
CAP CST g vdd 100f
OLED OL an 0 C=50f
V VDD vdd DC 7
V VINI vini DC -2
V DATA data dadj PWL 0u 7 5.1u 7 5.119999999999999u 0
V DB dadj 0 PWL 0u 0 5.1u 0 5.119999999999999u 5.1 7.3999999999999995u 5.1 7.419999999999999u 0
V EM em PWL 0u 8 7.6u 8 7.619999999999999u -4
V INIT init PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8
V SCAN scan PWL 0u 8 3.0999999999999996u 8 3.1199999999999997u -4 7.1u -4 7.119999999999999u 8
TRAN 10n 22.6u
PROBE V(g) V(s) V(d) V(data) I(OL)
SWEEP AMP DATA 0 0.43 0.73 0.86 1
MEAS ioled I(OL) AT 21.6u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
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n_dt d g s m_dt
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 s scan data m_m2
.model m_m3 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m3 g scan d m_m3
.model m_m4 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m4 g init vini m_m4
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m5 s em vdd m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m6 an em d m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m7 an scan vini m_m7
c_cst g vdd 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vini vini 0 DC -2
v_data data dadj PWL(0 0 5.1e-06 0 5.12e-06 0)
v_db dadj 0 PWL(0 0 5.1e-06 0 5.12e-06 5.1 7.4e-06 5.1 7.42e-06 0)
v_em em 0 PWL(0 8 7.6e-06 8 7.62e-06 -4)
v_init init 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8)
v_scan scan 0 PWL(0 8 3.1e-06 8 3.12e-06 -4 7.1e-06 -4 7.12e-06 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 2.26e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(data) i(v_om_ol)
.endc
.end

발명 · 행 시간 0.5 µs(4배 짧게) · ΔVth ±0.5 V 불통과fail

2026-10-21T07:17:48 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioledvsg_lock
-0.5573.7 n4.376
+0588.6 n3.889
+0.5605.2 n3.401
판정 조건Check결과Result
✗SPREAD ioled < 5%5.36 %
회로 카드Circuit card
# KR 10-2025-0141776 Fig.4 (7T2C, all PMOS LTPS) - values are assumptions
TFT DT P d g s W=4 L=20
TFT M1 P g ssd vref1 W=4 L=4
TFT M2 P n1 s1 data W=4 L=4
TFT M5 P n1 re1 vini1 W=4 L=4
TFT M6 P d re1 vref1 W=4 L=4
TFT M7 P s em1 vdd W=8 L=4
TFT M8 P an em1 d W=8 L=4
CAP CST1 g s 100f
CAP CST2 n1 s 100f

OLED OL an 0 C=50f
V VDD vdd DC 7
V VREF1 vref1 DC 1.0
V VINI1 vini1 DC 0.0
V DATA data PWL 0u 0.0 11.5u 0.0 11.52u 3.0 12.0u 3.0 12.02u 5.0 14.5u 5.0 14.52u 0.0
V EM1 em1 PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8 13.0u 8 13.02u -4
V RE1 re1 PWL 0u 8 1.0u 8 1.02u -4 11.0u -4 11.02u 8
V SSD ssd PWL 0u 8 1.0u 8 1.02u -4 11.9u -4 11.92u 8
V S1 s1 PWL 0u 8 11.0u 8 11.02u -4 12.5u -4 12.52u 8
TRAN 10n 28.0u
PROBE V(g) V(s) V(d) V(n1) V(data) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 27.0u
MEAS vsg_lock V(s) AT 11.950000000000001u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
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n_dt d g s m_dt
.model m_m1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m1 g ssd vref1 m_m1
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 n1 s1 data m_m2
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m5 n1 re1 vini1 m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m6 d re1 vref1 m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m7 s em1 vdd m_m7
.model m_m8 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m8 an em1 d m_m8
c_cst1 g s 1e-13
c_cst2 n1 s 1e-13
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vref1 vref1 0 DC 1
v_vini1 vini1 0 DC 0
v_data data 0 PWL(0 0 1.15e-05 0 1.152e-05 3 1.2e-05 3 1.202e-05 5 1.45e-05 5 1.452e-05 0)
v_em1 em1 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8 1.3e-05 8 1.302e-05 -4)
v_re1 re1 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.1e-05 -4 1.102e-05 8)
v_ssd ssd 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.19e-05 -4 1.192e-05 8)
v_s1 s1 0 PWL(0 8 1.1e-05 8 1.102e-05 -4 1.25e-05 -4 1.252e-05 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 2.8e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(n1) v(data) i(v_om_ol)
.endc
.end

발명 · 구동 TFT 드레인 기생 20 fF · ΔVth ±0.5 V 불통과fail

2026-10-21T07:17:50 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioledvsg_lock
-0.5380.9 n4.126
+0422.9 n3.676
+0.5466.7 n3.226
판정 조건Check결과Result
✗SPREAD ioled < 5%20.30 %
회로 카드Circuit card
# KR 10-2025-0141776 Fig.4 (7T2C, all PMOS LTPS) - values are assumptions
TFT DT P d g s W=4 L=20
TFT M1 P g ssd vref1 W=4 L=4
TFT M2 P n1 s1 data W=4 L=4
TFT M5 P n1 re1 vini1 W=4 L=4
TFT M6 P d re1 vref1 W=4 L=4
TFT M7 P s em1 vdd W=8 L=4
TFT M8 P an em1 d W=8 L=4
CAP CST1 g s 100f
CAP CST2 n1 s 100f
CAP CD d 0 20f
OLED OL an 0 C=50f
V VDD vdd DC 7
V VREF1 vref1 DC 1.0
V VINI1 vini1 DC 0.0
V DATA data PWL 0u 0.0 13.0u 0.0 13.02u 3.0 15.0u 3.0 15.02u 5.0 19.0u 5.0 19.02u 0.0
V EM1 em1 PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8 17.5u 8 17.52u -4
V RE1 re1 PWL 0u 8 1.0u 8 1.02u -4 11.0u -4 11.02u 8
V SSD ssd PWL 0u 8 1.0u 8 1.02u -4 14.9u -4 14.92u 8
V S1 s1 PWL 0u 8 11.0u 8 11.02u -4 17.0u -4 17.02u 8
TRAN 10n 32.5u
PROBE V(g) V(s) V(d) V(n1) V(data) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 31.5u
MEAS vsg_lock V(s) AT 14.950000000000001u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
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n_dt d g s m_dt
.model m_m1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m1 g ssd vref1 m_m1
.model m_m2 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m2 n1 s1 data m_m2
.model m_m5 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m5 n1 re1 vini1 m_m5
.model m_m6 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m6 d re1 vref1 m_m6
.model m_m7 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m7 s em1 vdd m_m7
.model m_m8 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=8e-06 L=4e-06 COV=3e-10
n_m8 an em1 d m_m8
c_cst1 g s 1e-13
c_cst2 n1 s 1e-13
c_cd d 0 2e-14
.model doled D(IS=1e-22 N=2.5 RS=2k)
v_om_ol an xo_ol 0
d_ol xo_ol 0 doled
c_oled_ol an 0 5e-14
v_vdd vdd 0 DC 7
v_vref1 vref1 0 DC 1
v_vini1 vini1 0 DC 0
v_data data 0 PWL(0 0 1.3e-05 0 1.302e-05 3 1.5e-05 3 1.502e-05 5 1.9e-05 5 1.902e-05 0)
v_em1 em1 0 PWL(0 8 1e-06 8 1.02e-06 -4 3e-06 -4 3.02e-06 8 1.75e-05 8 1.752e-05 -4)
v_re1 re1 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.1e-05 -4 1.102e-05 8)
v_ssd ssd 0 PWL(0 8 1e-06 8 1.02e-06 -4 1.49e-05 -4 1.492e-05 8)
v_s1 s1 0 PWL(0 8 1.1e-05 8 1.102e-05 -4 1.7e-05 -4 1.702e-05 8)
.control
set num_threads=1
pre_osdi tft.osdi
tran 1e-08 3.25e-05
set wr_singlescale
set wr_vecnames
wrdata w.txt v(g) v(s) v(d) v(n1) v(data) i(v_om_ol)
.endc
.end

발명 · Cst1=Cst2=200 fF + 드레인 20 fF · ΔVth ±0.5 V 불통과fail

2026-10-21T07:17:51 · ngspice + Verilog-A TFT (LTPS PMOS / oxide NMOS, 25 °C)

waveforms
DVTH dtioledvsg_lock
-0.5603.9 n4.343
+0633.7 n3.873
+0.5664.1 n3.403
판정 조건Check결과Result
✗SPREAD ioled < 5%9.50 %
회로 카드Circuit card
# KR 10-2025-0141776 Fig.4 (7T2C, all PMOS LTPS) - values are assumptions
TFT DT P d g s W=4 L=20
TFT M1 P g ssd vref1 W=4 L=4
TFT M2 P n1 s1 data W=4 L=4
TFT M5 P n1 re1 vini1 W=4 L=4
TFT M6 P d re1 vref1 W=4 L=4
TFT M7 P s em1 vdd W=8 L=4
TFT M8 P an em1 d W=8 L=4
CAP CST1 g s 200f
CAP CST2 n1 s 200f
CAP CD d 0 20f
OLED OL an 0 C=50f
V VDD vdd DC 7
V VREF1 vref1 DC 1.0
V VINI1 vini1 DC 0.0
V DATA data PWL 0u 0.0 13.0u 0.0 13.02u 3.0 15.0u 3.0 15.02u 5.0 19.0u 5.0 19.02u 0.0
V EM1 em1 PWL 0u 8 1.0u 8 1.02u -4 3.0u -4 3.02u 8 17.5u 8 17.52u -4
V RE1 re1 PWL 0u 8 1.0u 8 1.02u -4 11.0u -4 11.02u 8
V SSD ssd PWL 0u 8 1.0u 8 1.02u -4 14.9u -4 14.92u 8
V S1 s1 PWL 0u 8 11.0u 8 11.02u -4 17.0u -4 17.02u 8
TRAN 10n 32.5u
PROBE V(g) V(s) V(d) V(n1) V(data) I(OL)
SWEEP DVTH DT -0.5 0 0.5
MEAS ioled I(OL) AT 31.5u
MEAS vsg_lock V(s) AT 14.950000000000001u
CHECK SPREAD ioled < 5%
ngspice deck
* generated by patent_site sim.py
.options rshunt=1e12 gmin=1e-15 abstol=1e-13 reltol=1e-4 method=gear
.model m_dt tft CI=0.000345 VTH=-1.8045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=2e-05 COV=3e-10
n_dt d g s m_dt
.model m_m1 tft CI=0.000345 VTH=-1.3045302 U0=71.055792 GAMMA=0.092390567 SS=0.28114861 LAMBDA=0.020136807 GOFF=9.9230744e-14 POL=1 TEMPK=298.15 W=4e-06 L=4e-06 COV=3e-10
n_m1 g ssd vref1 m_m1
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n_m2 n1 s1 data m_m2
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.end